Altera系列FPGA芯片IP核详解PDF电子书下载

第1章 Altera IP核的生成和使用 1

1.1 概述 1

1.2 MegaWizard插件管理器 2

1.3 SOPC构造器 9

1.4 基于Quartus Ⅱ软件的IP核操作 12

1.4.1 创建工程 12

1.4.2 定制和向Quartus Ⅱ工程中添加IP核 14

1.4.3 IP核的引用 14

第2章 数学运算IP核 17

2.1 LPM类整数运算IP核 18

2.1.1 LPM＿ADD＿SUB 18

2.1.2 LPM＿COMPARE 20

2.1.3 LPM＿COUNTER 22

2.1.4 LPM＿DIVIDE 24

2.1.5 LPM＿MULT 26

2.1.6 LPM＿ABS 29

2.2 ALT类整数运算IP核 30

2.2.1 ALTACCUMULATE 30

2.2.2 ALTECC 32

2.2.3 ALTERA＿MULT＿ADD 36

2.2.4 ALTMEMMULT 46

2.2.5 ALTMULT＿COMPLEX 48

2.2.6 ALTSQRT 50

2.2.7 PARALLEL＿ADD 52

2.3 浮点数运算IP核 54

2.3.1 概述 54

2.3.2 ALTFP_ADD_SUB 55

2.3.3 ALTFP＿DIV 57

2.3.4 ALTFP＿MULT 59

2.3.5 ALTFP＿SQRT 60

2.3.6 ALTFP_EXP 62

2.3.7 ALTFP_INV 63

2.3.8 ALTFP_INV_SQRT 64

2.3.9 ALTFP_LOG 65

2.3.10 ALTFP_ABS 66

2.3.11 ALTFP_COMPARE 67

2.3.12 ALTFP_CONVERT 68

2.3.13 ALTFP_MATRIX_INV 71

2.3.14 ALTFP_MATRIX_MULT 74

2.4 逻辑运算IP核 79

2.4.1 与、或、非和异或 80

2.4.2 LPM＿CONSTANT 82

2.4.3 LPM＿BUSTRI 83

2.4.4 LPM＿MUX 84

2.4.5 LPM＿DECODE 85

2.4.6 LPM＿CLSHIFT 87

第3章 存储器IP核 89

3.1 LPM类存储器IP核 89

3.1.1 LPM＿SHIFTREG 89

3.1.2 LPM＿FF 92

3.1.3 LPM＿LATCH 93

3.2 ROM和RAM IP核 95

3.2.1 ROM和RAM 95

3.2.2 RAM初始化器 111

3.2.3 基于RAM的移位寄存器 114

3.3 FIFO 116

3.3.1 FIFO 116

3.3.2 FIFO分割器 125

3.4 Flash存储器IP核 131

第4章 数字信号处理IP核 139

4.1 FIR编译器 139

4.2 CIC 157

4.3 NCO 164

4.4 FFT 172

第5章 数字通信IP核 187

5.1 RS码编译器 187

5.2 Viterbi编译器 193

5.3 CRC编译器 202

5.4 8B／10B编译码器 207

5.5 POS-PHY Level 4 213

第6章 视频和图像处理IP核 244

6.1 接口 244

6.2 滤波器 251

6.2.1 2D FIR滤波器 251

6.2.2 2D中值滤波器 254

6.3 α混合器 255

6.4 Avalon-ST视频监视器 258

6.5 色度重采样器 261

6.6 裁剪器 264

6.7 时钟驱动的视频输入和输出 265

6.7.1 时钟驱动的视频输入 265

6.7.2 时钟驱动的视频输出 272

6.8 颜色面板序列器 280

6.9 颜色空间转换器 283

6.10 控制同步器 286

6.11 帧读取器 290

6.12 帧缓存器 293

6.13 γ校正器 298

6.14 隔行扫描器 299

6.15 去隔行扫描器 301

6.15.1 去隔行扫描器 301

6.15.2 去隔行扫描器Ⅱ 309

6.16 缩放器 313

6.16.1 缩放器 313

6.16.2 缩放器Ⅱ 319

6.17 切换器 322

6.18 测试模板生成器 325

6.19 跟踪系统 328

第7章 输入／输出IP核 330

7.1 时钟控制块IP核 330

7.2 锁相环（PLL）IP核 334

7.3 LVDS收发器IP核 344

7.4 双数据速率I／O IP核 356

7.5 ALTDLL和ALTDQ＿DQS IP核 365

7.6 I／O缓存IP核 386

第8章 接口IP核 398

8.1 ASI 398

8.2 10／100／1000 Mbps以太网IP核 402

8.3 DDR和DDR2 SDRAM控制器 433

8.4 DDR和DDR2 SDRAM HPC和ALTMEMPHY IP核 444

8.5 PCI编译器 466

8.6 PCI Express编译器 495

8.7 RapidIO IP核 517

8.8 SDI IP核 546

第9章 FPGA调试IP核 556

9.1 SignalTap Ⅱ逻辑分析仪 556

9.2 系统内的源和探测器（ISSP） 576

9.3 虚拟JTAG 583

9.4 串行Flash加载器 598

9.5 并行Flash加载器 606

参考文献 622