VHDL与可编程逻辑器件应用PDF电子书下载

1.1 可编程ASIC综述 1

第1章 概述 1

1.2 电子设计自动化技术 3

1.2.1 EDA技术的发展史 3

1.2.2 EDA技术的主要内容 4

1.2.3 可编程逻辑器件和现场可编程门阵列 4

1.2.4 软件开发工具 5

1.2.5 输入方式 5

1.2.6 相关厂商概述 6

1.3 数字系统的设计方法 7

1.3.1 自顶向下的设计方法 7

1.4 EDA技术的发展趋势 8

1.4.1 可编程器件的发展趋势 8

1.3.2 数字系统设计的一般步骤 8

1.4.2 软件开发工具的发展趋势 9

1.4.3 输入方式发展趋势 10

第2章 常用数字电路设计方法 11

2.1 组合逻辑电路设计的一般方法 11

2.2 时序逻辑电路设计的一般方法 12

第3章 FPGA/CPLD结构 17

3.1 可编程逻辑器件的基本结构及分类 18

3.1.1 概述 18

3.1.2 基本结构及分类 18

3.2 通用阵列逻辑（GAL）器件 23

3.2.1 GAL器件基本结构 23

3.2.2 常用GAL器件介绍 26

3.2.3 应用GAL器件的设计 29

3.3 复杂可编程逻辑器件（CPLD） 30

3.3.2 Altera公司的CPLD特点 31

3.3.1 CPLD的基本结构 31

3.3.3 Lattice公司的CPLD特点 36

3.4 现场可编程门阵列（FPGA） 42

3.4.1 Altera公司的FPGA的结构特点 42

3.4.2 Xilinx公司的FPGA的结构特点 55

第4章 VHDL基础 61

4.1 VHDL概述 61

4.1.1 VHDL的起源 61

4.1.2 VHDL的特点 61

4.2 VHDL的基本结构 61

4.2.1 实体（ENTITY） 63

4.2.2 结构体（ARCHITECTURE） 64

4.2.3 库（LIBRARY） 66

4.2.4 程序包（PACKAGE） 68

4.2.5 配置（CONFIGURATION） 70

4.3 VHDL的数据及文字规则 71

4.3.1 VHDL文字规则 72

4.3.2 VHDL数据对象（DATA OBJECTS） 74

4.3.3 VHDL数据类型（DATA TYPES） 76

4.3.4 VHDL类型转换 83

4.4 VHDL操作符（OPERATORS） 86

4.4.1 操作符种类 86

4.4.2 操作符的优先级 87

4.4.3 逻辑操作符（Logical Operator） 87

4.4.4 关系操作符（Relational Operator） 88

4.4.5 算术操作符（Arithmetic Operator） 88

4.5 VHDL顺序语句（Sequential Statements） 90

4.5.1 赋值语句 90

4.5.2 流程控制语句 92

4.5.3 WAIT等待语句 96

4.5.4 子程序调用语句 98

4.5.5 返回语句（RETURN） 99

4.5.6 空操作语句（NULL） 100

4.5.7 其他顺序语句 100

4.6 VHDL并行语句（Concurrent Statements） 102

4.6.1 块语句（Block Statements） 103

4.6.2 进程语句（Process Statements） 105

4.6.3 并行过程调用语句（Concurrent Procedure Calls） 108

4.6.4 并行信号赋值语句（Concurrent Signal Assignments） 109

4.6.5 元件例化语句（Component Instantiations） 112

4.6.6 生成语句（Generate Statements） 114

4.7 有限状态机的设计 115

4.7.1 一般有限状态机的设计 117

4.7.2 Moore型有限状态机的设计 118

4.7.3 Mealy型有限状态机的设计 120

第5章 开发软件应用 122

5.1 MAX+plus Ⅱ简介 122

5.2 MAX+plus Ⅱ软件安装 123

5.3 MAX+plus Ⅱ应用 124

5.3.1 MAX+plus Ⅱ下的VHDL实例 125

5.3.2 利用库快速生成功能模块文件 135

5.4 ispLEVER简介 142

5.5 ispLEVER开发工具的原理图输入 143

5.6 ispLEVER工具中用VHDL和Verilog HDL输入的设计方法 148

第6章 Altera公司FPGA的配置 153

6.1 Altera公司的ByteBlasterMV并行下载电缆 153

6.2 使用ByteBlasterMV时的两种配置模式 156

6.3 采用Altera公司配置芯片进行配置 158

第7章 CPLD/FPGA设计实践 161

7.1 常用数字电路模块的描述 161

7.1.1 “非”门电路设计 161

7.1.2 其他基本门电路设计 162

7.2.1 D触发器的设计 163

7.2 基本时序逻辑电路的VHDL描述 163

7.2.2 T触发器的设计 164

7.2.3 JK触发器的设计 165

7.2.4 移位寄存器的设计 166

7.2.5 分频电路的设计 167

7.3 常用算法VHDL实现 168

7.3.1 流水线加法器的设计 168

7.3.2 8位乘法器的设计 171

7.4 数字滤波器的FPGA实现 172

7.4.1 4抽头直接FIR滤波器的设计 172

7.4.2 IIR数字滤波器的设计 174

7.5 A/D采样控制器的设计 179

7.6 二进制频移键控（FSK）调制与解调的VHDL实现 182

7.6.1 FSK调制的VHDL实现 182

7.6.2 FSK解调的VHDL实现 184

7.7 正弦波信号发生器的设计 186

7.8 图像序列累加器的FPGA设计 192

第8章 实验指导 194

8.1 3线—8线译码器实验 194

8.2 BCD-7段显示译码器实验 196

8.3 计数器实验 198

8.4 模拟74LS160计数器实验 202

8.5 交通灯控制器 204

8.6 乒乓球游戏机 208

8.7 扫描数码显示器 210

8.8 数字频率计的设计 213

8.9 数字钟 216

8.10 正弦信号发生器 233

附录 SH-EDA实验系统简介 239

参考文献 251