FPGA设计及应用PDF电子书下载

第1章 绪论 1

1.1 EDA的发展历程 1

1.2 可编程逻辑器件 4

1.2.1 ASIC的分类 4

1.2.2 SPLD 5

1.2.3 EPLD和CPLD 9

1.2.4 FPGA 13

1.2.5 FPGA与CPLD的比较 18

1.2.6 PLD厂商介绍 19

1.3 PLD的设计 23

1.3.1 设计方法 23

1.3.2 设计流程 25

1.3.3 基于IP的设计 28

第2章 Altera可编程逻辑器件 31

2.1 概述 31

2.2 FPGA 33

2.2.1 Stratix器件 33

2.2.2 StratixⅡ器件 38

2.2.3 Cyclone器件 44

2.2.4 CycloneⅡ器件 46

2.2.5 Stratix GX器件 50

2.2.6 StratixⅡGX器件 55

2.3 CPLD 61

2.3.1 MAX3000A器件 61

2.3.2 MAXⅡ器件 63

2.4.1 简述 67

2.4 结构化ASIC 67

2.4.2 HardCopyⅡ器件 68

2.5 成熟器件 71

2.5.1 FLEX10K系列 72

2.5.2 FLEX8000系列 74

2.5.3 FLEX6000系列 75

2.5.4 ACEX1K系列 75

2.5.5 APEX20K系列 76

2.5.6 Mercury系列 78

2.5.7 Excalibur系列 80

2.5.8 MAX9000系列 81

2.5.11 Classic系列 83

2.6 器件选型指南 83

2.5.9 MAX7000系列 83

2.5.10 MAX5000系列 83

第3章 硬件描述语言 92

3.1 硬件描述语言概述 92

3.2 VHDL程序的基本结构 94

3.2.1 实体说明 95

3.2.2 结构体 97

3.2.3 配置 107

3.2.4 库 109

3.2.5 程序包 110

3.3.1 标识符 111

3.3 VHDL的描述方法 111

3.3.2 词法单元 112

3.3.3 数据对象 115

3.3.4 数据类型 119

3.3.5 操作运算符 124

3.4 VHDL的常用语句 127

3.4.1 并行语句 127

3.4.2 顺序语句 132

第4章 QuartusⅡ集成环境 139

4.1 概述 139

4.2 QuartusⅡ的安装 140

4.3 QuartusⅡ6.0图形用户界面介绍 147

4.3.1 工程导航区 148

4.3.2 状态区 149

4.3.3 信息区 150

4.3.4 工作区 151

4.3.5 快捷命令工具条 151

4.3.6 菜单命令区 153

4.4 设计输入 178

4.4.1 功能描述及模块的层次划分 179

4.4.2 工程的设计实现 180

4.5 配置设计工程的编译约束 194

4.5.1 使用Assignment Editor 194

4.5.2 使用引脚分配器 197

4.5.3 使用Settings对话框 198

4.6 综合设计 202

4.7 布局布线 204

4.7.1 完整的渐进式编译 205

4.7.2 分析布局布线结果 205

4.7.3 布局布线的优化 210

4.8 时序分析 214

4.8.1 在QuartusⅡ软件中进行时序分析 216

4.8.2 进行前期的时序评估 222

4.8.3 查看时序分析结果 222

4.8.4 使用第三方EDA工具进行时序分析 224

4.9 QuartusⅡ的完整编译 224

4.10 仿真 226

4.10.1 建立波形输入文件 227

4.10.2 设置节点的验证时序 228

4.10.3 设置仿真参数 229

4.10.4 分析仿真结果 230

4.11 基于LogicLock的设计方法 231

4.11.1 QuartusⅡ基于模块化的设计流程 231

4.11.2 使用LogicLock区域 232

4.11.3 在自上而下渐进式编译流程中使用区域逻辑锁 234

4.11.4 自下而上的LogicLock流程 235

4.11.5 在EDA工具集中使用LogicLock 237

4.12 时序逼近 237

4.12.1 使用Timing Closure平面布局图 237

4.12.2 使用时序优化顾问 238

4.12.3 使用网表优化实现时序逼近 239

4.12.4 使用LogicLock区域实现时序逼近 240

4.12.5 使用渐进式编译实现时序逼近 241

4.13 功耗分析 241

4.13.1 PowerPlay Power Analyzer 241

4.13.2 PowerPlay Early Power Estimator 242

4.14 MAX+PLUSⅡ工程转换 243

4.14.1 界面风格的转换 244

4.14.2 MAX+PLUSⅡ工程转换 245

第5章 Altera器件的配置与调试 247

5.1 PLD器件测试电路板 247

5.2 PLD器件的配置方式 247

5.3 下载电缆 250

5.3.1 ByteBlasterⅡ并口下载电缆 251

5.3.2 ByteBlasterMV并口下载电缆 254

5.3.3 MasterBlaster串行／USB通信电缆 257

5.3.4 USB-Blaster下载电缆 260

5.3.5 EthernetBlaster通信电缆 261

5.3.6 ByteBlaster并口下载电缆 263

5.3.7 BitBlaster串行下载电缆 265

5.4 配置芯片 267

5.5 PS模式 272

5.5.1 电缆下载 272

5.5.2 配置芯片下载 281

5.6 JTAG模式 290

5.7.1 串行配置器件的在线编程 299

5.7 AS模式 299

5.7.2 配置芯片下载 301

5.8 QuartusⅡ编程器的使用方法 304

5.9 调试 306

5.9.1 使用SignalTapⅡ逻辑分析仪 306

5.9.2 使用SignalProbe信号探针 313

5.9.3 使用In-System Memory Content Editor 314

5.9.4 使用芯片编辑器 315

5.9.5 使用外部逻辑分析仪接口工具 317

第6章 QuartusⅡ中的宏模块 321

6.1 Megafunction库 321

6.1.1 算术运算模块库 321

6.1.2 逻辑门库 329

6.1.3 I/O模块库 332

6.1.4 存储模块库 333

6.2 Maxplus2库 342

6.2.1 时序电路宏模块 342

6.2.2 运算电路宏模块 357

6.3 Primitives库 364

6.3.1 存储单元库 365

6.3.2 逻辑门库 366

6.3.3 缓冲器库 368

6.3.4 引脚库 368

6.3.5 其它模块 368

7.1 数的表示方法 370

第7章 FPGA设计中的基本问题 370

7.1.1 无符号整数 371

7.1.2 二进制补码 372

7.1.3 无符号小数 372

7.1.4 带符号小数的二进制补码 373

7.1.5 格雷码 374

7.1.6 带符号整数 375

7.1.7 偏移二进制补码 375

7.1.8 浮点数和块浮点数 376

7.1.9 数的定标问题 376

7.2 有限字长的影响 377

7.3.2 门控时钟 378

7.3.1 全局时钟 378

7.3 时钟问题 378

7.3.3 多级逻辑时钟 381

7.3.4 行波时钟 382

7.3.5 多时钟系统 383

7.3.6 时钟网络问题 385

7.4 建立和保持时间 386

7.5 冒险现象 386

7.6 清零和置位信号 389

7.7 信号的延时 389

7.8 信号的歪斜 392

7.9 流水线操作 393

7.10 电路结构与速度之间的关系 395

7.11 器件结构与处理算法的匹配 397

7.12 器件加密 398

7.13 设计文档 399

第8章 FPGA电路设计实例 400

8.1 m序列产生器 400

8.2 任意序列产生器 403

8.3 数字相关器 405

8.4 汉明距离的电路计算 409

8.4.1 计数法 410

8.4.2 逻辑函数法 410

8.4.3 查找表法 411

8.4.4 求和网络法 411

8.4.5 组合应用 412

8.5 交织编码器 416

8.5.1 交织编码的原理 416

8.5.2 利用移位寄存器实现交织编码 417

8.5.3 利用存储器实现交织编码 419

8.6 直接数字频率合成 422

8.7 奇偶数分频器 427

8.8 串并／并串变换器 431

8.9 利用IP Core实现FFT和IFFT变换 433

8.10 线性时不变FIR滤波器 437

附录A 文件的后缀 444

附录B 相关网址检索 448

参考文献 450