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上篇 可编程逻辑器件基础知识 2

第1章 绪论 2

1.1 概述 2

1.2 EDA技术的应用领域 3

1.3 EDA的设计步骤 4

1.4 TOP-DOWN设计方法 6

1.5 硬件描述语言 7

1.5.1 ABEL-HDL 7

1.5.2 Verilog-HDL 7

1.5.3 VHDL 8

1.5.4 Verilog-HDL和VHDL的比较 8

1.6 可编程逻辑器件开发工具 8

1.6.1 ispLEVER 9

1.6.2 ISE 9

1.6.3 QuartusⅡ 10

1.7 IP核概述 11

第2章 Xilinx公司产品介绍及开发平台应用 13

2.1 Xilinx公司及其FPGA产品 13

2.1.1 概述 13

2.1.2 可配置逻辑块CLB 14

2.1.3 输入／输出模块IOB 16

2.1.4 Block RAM 18

2.2 ISE Design Suite集成开发环境 19

2.2.1 ISE Design Suite各功能模块简介 20

2.2.2 ISE Foundation软件介绍 20

2.3 ISE Foundation设计流程 25

2.3.1 问题分析 25

2.3.2 设计输入 26

2.3.3 工程编译 36

2.3.4 仿真验证 36

2.3.5 器件配置与编程 40

2.3.6 IP核的使用 51

习题2 55

第3章 Altera公司产品介绍及开发平台应用 56

3.1 Altera公司CPLD芯片 56

3.1.1 概述 56

3.1.2 功能描述 59

3.1.3 逻辑阵列块 60

3.1.4 用户Flash存储区 62

3.2 ModelSim的设计过程 64

3.2.1 新建工程与源文件 64

3.2.2 ModelSim仿真 67

3.3 Quartus Ⅱ的设计过程 68

3.3.1 设计输入 68

3.3.2 编译 72

3.3.3 编译前的约束设置 73

3.3.4 仿真前的参数设置 75

3.3.5 仿真 76

3.3.6 引脚分配 79

3.4 Quartus Ⅱ与ModelSim联合仿真 80

3.4.1 存储器初始化文件 80

3.4.2 MegaWizard Plus-In Manager定制ROM 81

3.4.3 Quartus Ⅱ与ModelSim联合仿真 86

习题3 92

中篇 硬件描述语言编程基础 94

第4章 VHDL编程基础 94

4.1 VHDL概述 94

4.2 VHDL结构 95

4.2.1 实体说明 96

4.2.2 构造体 98

4.2.3 程序包、库及配置 107

4.3 VHDL顺序语句与并发语句 110

4.3.1 顺序语句 110

4.3.2 并行语句 117

4.4 VHDL要素 125

4.4.1 VHDL文字规则 125

4.4.2 VHDL数据对象 126

4.4.3 VHDL数据类型 128

4.4.4 VHDL运算符 132

4.5 数字电路的VHDL实现 136

4.5.1 组合逻辑电路设计 136

4.5.2 时序逻辑电路的VHDL实现 141

4.5.3 状态机的VHDL实现 146

知识梳理与总结 151

习题4 151

第5章 Verilog编程基础 152

5.1 Verilog简介 152

5.1.1 模块 153

5.1.2 时延 153

5.1.3 数据流描述方式 153

5.1.4 行为描述方式 154

5.1.5 结构化描述形式 156

5.1.6 混合设计描述方式 157

5.2 Verilog要素 158

5.2.1 标识符 158

5.2.2 注释 158

5.2.3 格式 159

5.2.4 编译指令 159

5.2.5 值集合 161

5.2.6 数据类型 163

5.3 表达式 166

5.3.1 算术操作符 167

5.3.2 关系操作符 168

5.3.3 相等关系操作符 168

5.3.4 逻辑操作符 169

5.3.5 按位操作符 169

5.3.6 归约操作符 169

5.3.7 移位操作符 170

5.3.8 条件操作符 170

5.3.9 连接和复制操作 171

5.4 Verilog HDL的基本语法 171

5.4.1 赋值语句 171

5.4.2 块语句 175

5.4.3 条件语句 178

5.4.4 循环语句 184

5.4.5 结构说明语句 187

5.5 数字电路的Verilog实现 190

5.5.1 简单的组合逻辑设计 190

5.5.2 简单时序逻辑电路的设计 190

5.5.3 利用条件语句实现较复杂的时序逻辑电路 191

5.5.4 用always块实现较复杂的组合逻辑电路 192

5.5.5 在Verilog HDL中使用函数 193

5.5.6 利用有限状态机进行复杂时序逻辑的设计 193

5.5.7 模块之间的调用实现自顶向下的设计 197

知识梳理与总结 199

习题5 200

下篇 数字系统开发实例 204

第6章 典型数字系统设计 204

6.1 实用数字钟电路设计 204

6.1.1 分频器 205

6.1.2 时分秒计时器 206

6.1.3 数码管驱动模块 208

6.1.4 报时电路 211

6.1.5 顶层设计 212

6.1.6 数字钟的硬件验证 212

6.2 串口通信 213

6.2.1 异步串口数据传送格式 214

6.2.2 波特率发生器 214

6.2.3 数据发送模块程序 215

6.2.4 数据接收模块程序 216

6.2.5 顶层设计 218

6.2.6 串口通信的硬件验证 218

6.3 FIR滤波器的设计 219

6.3.1 FIR滤波器原理 219

6.3.2 FIR滤波器直接运算法 220

6.3.3 FIR滤波器IP核法 221

6.4 数字频率计的设计 223

6.4.1 测频原理 223

6.4.2 频率计的组成结构分析 223

6.4.3 频率计的VHDL程序 224

6.4.4 频率计的仿真结果 225

6.4.5 频率计的硬件验证 225

习题6 226

附录 Nexys3开发板 227

参考文献 232