EDA与IC设计 CMOS集成电路后端设计与实战PDF电子书下载

第1章 引论 1

1.1 集成电路发展史简介 1

1.2 国内集成电路发展现状 2

1.3 国际集成电路发展趋势 4

第2章 集成电路后端设计方法 5

2.1 集成电路后端设计 5

2.2 后端全定制设计方法 5

2.2.1 后端全定制设计流程介绍 6

2.2.2 主流后端全定制设计工具介绍 6

2.2.3 后端全定制设计小结 13

2.3 后端半定制设计方法 13

2.3.1 后端半定制设计流程介绍 13

2.3.2 主流后端半定制设计工具介绍 14

2.3.3 后端半定制设计小结 21

第一部分 后端全定制设计及实战 24

第3章 后端全定制设计之标准单元设计技术 24

3.1 设计标准单元库的重要性 24

3.2 标准单元设计技术 25

3.2.1 标准单元的基本介绍 25

3.2.2 标准单元的基本类型 27

3.2.3 标准单元库提供的数据 29

3.2.4 标准单元设计参数 29

3.3 标准单元设计流程 39

3.3.1 方案设计 40

3.3.2 标准单元电路及版图设计 43

3.3.3 标准单元库版图和时序信息的提取 45

3.3.4 库模型与库文档生成 47

3.3.5 设计工具流程验证 48

3.3.6 测试电路设计及工艺流片验证 49

3.4 标准单元设计需要的数据 49

3.5 标准单元设计EDA工具 50

第4章 后端全定制设计之标准单元电路设计技术 51

4.1 CMOS工艺数字电路实现结构 51

4.1.1 静态电路实现结构 51

4.1.2 伪NMOS电路实现结构 52

4.1.3 传输管与传输门电路 53

4.1.4 动态电路实现结构 54

4.1.5 高扇入逻辑电路的实现结构 55

4.2 CMOS数字电路优化 60

4.3 标准单元库中几种时序单元介绍 61

4.3.1 C2MOS触发器 62

4.3.2 真单相触发器 62

4.3.3 脉冲触发器 63

4.3.4 数据流触发器 64

第5章 后端全定制设计之标准单元电路设计实战 65

5.1 电路设计流程 65

5.2 时序单元HLFF的电路设计 65

5.2.1 建立库及电路设计环境 65

5.2.2 Vituoso Schematic Composer使用基础 68

5.2.3 时序单元HLFF电路实现 69

5.2.4 时序单元HLFF电路元件的产生 70

5.2.5 时序单元HLFF电路网表输出 71

5.3 时序单元HLFF的电路仿真 72

5.3.1 设置带激励输入的仿真电路图 73

5.3.2 使用Virtuoso Spectre Circuit Simulator进行电路仿真 74

第6章 后端全定制设计之标准单元版图设计技术 80

6.1 基本CMOS工艺流程 80

6.2 基本版图层 82

6.2.1 NMOS/PMOS晶体管的版图实现 83

6.2.2 串联晶体管的版图实现 83

6.2.3 并联晶体管的版图实现 84

6.2.4 CMOS反相器的版图实现 85

6.2.5 缓冲器的版图实现 85

6.2.6 CMOS二输入与非门和或非版图实现 86

6.3 版图设计规则 87

6.4 版图设计中晶体管布局方法 93

6.4.1 基本欧拉路径法 94

6.4.2 欧拉路径法在动态电路中的应用 95

6.4.3 晶体管尺寸对版图的影响 97

6.5 标准单元版图设计的基本指导 97

6.5.1 优化设计标准单元 98

6.5.2 标准单元PIN脚的设计 100

第7章 后端全定制设计之标准单元版图设计实战 104

7.1 版图设计流程 104

7.2 时序单元HLFF版图实现 105

7.2.1 建立项目库及版图设计环境 105

7.2.2 Vituoso Layout Editor使用基础 106

7.2.3 时序单元HLFF版图实现 111

7.2.4 时序单元HLFF版图GDS输出 115

7.3 版图设计规则检查 116

7.3.1 执行版图设计规则检查 116

7.3.2 基于版图设计规则结果的调试 119

7.4 版图与电路等价性检查 120

7.4.1 执行版图与电路等价性检查 120

7.4.2 基于版图与电路等价性检查结果的调试 124

7.5 版图寄生参数提取 126

第8章 后端全定制设计之标准单元特征化技术 129

8.1 标准单元时序模型介绍 129

8.1.1 基本的时序模型归纳 129

8.1.2 时序信息建模方法 130

8.1.3 时序信息文件基本内容 131

8.2 标准单元物理格式LEF介绍 136

8.2.1 LEF文件中重要参数详细说明 136

8.2.2 LEF文件全局设置 139

8.2.3 LEF文件中工艺库物理信息设置 139

8.2.4 LEF文件中单元库物理信息设置 142

8.2.5 LEF对应的图形视图 144

第9章 后端全定制设计之标准单元特征化实战 145

9.1 时序信息提取实现 145

9.1.1 时序信息特征化的实现流程 145

9.1.2 时序信息特征化的数据准备 146

9.1.3 标准单元HLFF的时序信息特征化 149

9.1.4 SiliconSmart工具流程介绍 155

9.2 物理信息抽象化实现 155

9.2.1 物理信息抽象化实现流程 156

9.2.2 建立物理信息抽象化工作环境 156

9.2.3 标准单元HLFF的物理信息抽象化 161

9.2.4 版图抽象化后LEF数据输出 174

第二部分 后端半定制设计及实战 178

第10章 后端半定制设计之物理实现技术 178

10.1 半定制物理实现工程师应该具备的能力 178

10.2 半定制物理实现流程 179

10.3 半定制物理实现使用的EDA工具 181

10.4 半定制物理实现需要的数据 182

10.5 布局规划 182

10.6 电源规划 188

10.6.1 电压降与电迁移 188

10.6.2 电源规划前的功耗预估方法 193

10.6.3 电源条带的基本设置方法 194

10.6.4 电源环的基本设置方法 197

10.6.5 电源网络分析的基本方法 197

10.7 时钟树的实现 199

10.7.1 常见时钟网络的实现方法 199

10.7.2 时钟树的综合策略 201

10.7.3 时钟树的基本性能参数 202

10.7.4 时钟树的综合流程 205

10.7.5 门控时钟 209

10.7.6 时钟树优化基本指导 210

10.8 布线 214

10.8.1 天线效应 214

10.8.2 串扰噪声 220

10.8.3 数模混合信号线走线的基本方法 224

10.9 ECO 226

第11章 后端半定制设计之Open-SparcT1-FPU布局布线实战 229

11.1 布局布线的基本流程 229

11.2 布局布线工作界面介绍 230

11.3 建立布局布线工作环境 231

11.4 布局布线实现 236

11.4.1 芯片布局 236

11.4.2 电源网络实现 238

11.4.3 自动放置标准单元 244

11.4.4 时钟树综合 247

11.4.5 布线 252

11.4.6 芯片版图完整性实现 256

11.4.7 布局布线数据输出 259

第12章 后端半定制设计之Open-SparcT1-FPU电压降分析实战 262

12.1 电压降分析的基本流程 262

12.2 建立电压降分析的工作环境 262

12.3 电压降分析实现 266

12.3.1 设置电源网格库 266

12.3.2 功耗计算 269

12.3.3 电压降分析 271

第三部分 静态时序分析及实战 278

第13章 静态时序分析技术 278

13.1 静态时序分析介绍 278

13.1.1 静态时序分析背景 278

13.1.2 静态时序分析优缺点 279

13.2 静态时序分析基本知识 280

13.2.1 CMOS逻辑门单元时序参数 280

13.2.2 时序模型 281

13.2.3 互连线模型 282

13.2.4 时序单元相关约束 283

13.2.5 时序路径 284

13.2.6 时钟特性 287

13.2.7 时序弧 289

13.2.8 PVT环境 292

13.3 串扰噪声 293

13.3.1 串扰噪声恶化原因 293

13.3.2 串扰噪声的体现形式 294

13.3.3 串扰噪声相互作用形式 295

13.3.4 时间窗口 296

13.4 时序约束 298

13.4.1 时钟约束 298

13.4.2 I/O延时约束 308

13.4.3 I/O环境建模约束 309

13.4.4 时序例外 311

13.4.5 恒定状态约束 315

13.4.6 屏蔽时序弧 316

13.4.7 时序设计规则约束 317

13.5 静态时序分析基本方法 318

13.5.1 时序图 318

13.5.2 时序分析策略 320

13.5.3 时序路径延时的计算方法 321

13.5.4 时序路径的分析方法 323

13.5.5 时序路径分析模式 327