Verilog HDL数字设计与建模PDF电子书下载

第1章 简介 1

1.1 HDL的历史 1

1.2 Verilog HDL 1

1.2.1 IEEE标准 2

1.2.2特性 2

1.3断言 2

第2章 概述 4

2.1设计方法 4

2.2模16同步计数器 5

2.3 4比特行波进位加法器 7

2.4模块和端口 8

2.4.1设计一个用于仿真的testbench 9

2.4.2结构定义 12

2.5数据流建模简介 13

2.5.1二输入异或门 13

2.5.2带延迟信息的四个二输入与门 15

2.6行为级建模简介 16

2.6.1三输入或门 16

2.6.2 4比特加法器 19

2.6.3模16同步计数器 21

2.7结构化建模简介 23

2.7.1实现积之和式 23

2.7.2全加器 25

2.7.3 4比特行波进位加法器 29

2.8混合建模简介 34

2.8.1全加器 34

2.9习题 37

第3章 语言元素 39

3.1注释 39

3.2标识符 39

3.3关键字 40

3.3.1双向门 41

3.3.2电荷储存强度 41

3.3.3 CMOS门 42

3.3.4组合逻辑门 42

3.3.5连续赋值 45

3.3.6数据类型 46

3.3.7模块说明 46

3.3.8 MOS开关 47

3.3.9多路分支 47

3.3.10命名的事件 48

3.3.11参数 48

3.3.12端口声明 49

3.3.13过程块结构 49

3.3.14过程连续赋值语句 50

3.3.15过程控制 50

3.3.16上拉和下拉门 53

3.3.17信号强度 53

3.3.18 specify块 54

3.3.19任务和函数 55

3.3.20三态门 55

3.3.21时序控制 55

3.3.22用户自定义原语 57

3.4值集 58

3.5数据类型 58

3.5.1线型数据类型 58

3.5.2寄存器数据类型 61

3.6编译器指令 66

3.7习题 68

第4章 表达式 70

4.1操作数 70

4.1.1常数 70

4.1.2参数 71

4.1.3线 73

4.1.4寄存器 73

4.1.5比特选择 74

4.1.6部分选择 74

4.1.7存储元件 74

4.2操作符 75

4.2.1算术运算操作符 76

4.2.2逻辑运算操作符 79

4.2.3关系运算操作符 80

4.2.4相等运算操作符 81

4.2.5按位运算操作符 84

4.2.6缩位运算操作符 87

4.2.7移位运算操作符 89

4.2.8条件运算操作符 91

4.2.9拼接运算操作符 93

4.2.10复制运算操作符 94

4.3习题 96

第5章 门级建模 97

5.1多输入门 97

5.2门延迟 113

5.2.1惯性延迟 121

5.2.2传输延迟 123

5.2.3模块路径延迟 124

5.3更多的设计实例 126

5.3.1迭代网络 126

5.3.2优先编码器 135

5.4习题 139

第6章 用户自定义原语 141

6.1定义用户自定义原语 141

6.2组合逻辑UDP 141

6.2.1卡诺图输入变量 162

6.3时序的用户自定义原语 165

6.3.1电平敏感UDP 165

6.3.2边沿有效UDP 169

6.4习题 182

第7章 数据流建模 185

7.1连续赋值 185

7.1.1三输入与门 185

7.1.2积之和 187

7.1.3缩位操作符 189

7.1.4八进制到二进制的编码器 191

7.1.5 4选1选通器 193

7.1.6使用条件操作符实现4选1选通器 196

7.1.7 4比特加法器 198

7.1.8超前进位加法器 200

7.1.9异步时序状态机 204

7.1.10脉冲模式异步时序状态机 213

7.2隐含连续赋值 219

7.3延迟 220

7.4习题 223

第8章 行为级建模 227

8.1过程化结构 227

8.1.1 initial语句 227

8.1.2 always语句 230

8.2过程赋值 241

8.2.1等号右边的延迟 241

8.2.2等号左边的延迟 244

8.2.3阻塞赋值 246

8.2.4非阻塞赋值 249

8.3条件语句 253

8.4 case语句 268

8.5循环语句 301

8.5.1 for循环 301

8.5.2 while循环 302

8.5.3 repeat循环 303

8.5.4 forever循环 304

8.6语句块 304

8.6.1顺序执行块 304

8.6.2并行执行块 306

8.7过程连续赋值语句 307

8.7.1 assign…deassign 307

8.7.2 force…release 310

8.8习题 311

第9章 结构化建模 313

9.1模块的例化 313

9.2端口 313

9.2.1未连接的端口 316

9.2.2端口连接规则 316

9.3设计实例 317

9.3.1格雷码到二进制的转换器 317

9.3.2 BCD码到十进制的译码器 318

9.3.3模10计数器 323

9.3.4加法器/减法器 328

9.3.5 4功能算术和逻辑运算单元 333

9.3.6加法器和高速移位器 338

9.3.7阵列乘法器 343

9.3.8 Moore-Mealy同步时序状态机 348

9.3.9 Moore同步时序状态机 352

9.3.10 Moore异步时序状态机 358

9.3.11 Moore脉冲模式异步时序状态机 365

9.4习题 370

第10章 任务和函数 373

10.1任务 373

10.1.1任务声明 373

10.1.2任务调用 374

10.2函数 378

10.2.1函数声明 378

10.2.2函数调用 379

10.3习题 386

第11章 补充设计实例 387

11.1约翰逊计数器 387

11.2计数移位器 390

11.3通用移位寄存器组 393

11.4汉明码错误检测和纠正 397

11.5布思算法 406

11.6 Moore同步时序状态机 413

11.7 Mealy脉冲模式异步时序状态机 419

11.8 Mealy独热状态机 423

11.9 BCD码加减法器 432

11.9.1 BCD码加法 432

11.9.2 BCD码减法 434

11.10流水线精简指令集计算机处理器 442

11.10.1指令cache 451

11.10.2指令单元 455

11.10.3译码单元 458

11.10.4执行单元 462

11.10.5寄存器阵列 471

11.10.6数据cache 476

11.10.7 RISC CPU的顶层 479

11.10.8系统顶层 481

11.11习题 484

附录A事件队列 488

附录B Verilog工程的步骤 498

附录C部分习题解答 500