FPGA/CPLD系统设计与应用开发PDF电子书下载

第1章 绪论 1

1.1 简介 1

1.2 FPGA/CPLD开发平台 4

1.3 FPGA/CPLD开发流程 5

1.4 硬件描述语言（HDL） 7

第2章 FPGA/CPLD的开发工具 9

2.1 MAX+plus Ⅱ开发工具 9

2.1.1 MAX+plus Ⅱ的特点 9

2.1.2 MAX+plus Ⅱ的安装 10

2.2 MAX+plus Ⅱ的使用方法 16

2.2.1 MAX+plus Ⅱ的设计流程 16

2.2.2 MAX+plus Ⅱ的原理图输入设计法 22

2.2.3 MAX+plus Ⅱ的硬件描述语言输入设计法 31

2.2.4 MAX+plus Ⅱ中可调参数器件库的使用方法 32

2.2.5 MAX+plus Ⅱ中的仿真和分析方法 38

2.3 Quartus Ⅱ开发工具 43

2.3.1 Quartus Ⅱ概述 43

2.3.2 Quartus Ⅱ的界面概况 44

2.3.3 Quartus Ⅱ设计流程 45

2.3.4 Quartus Ⅱ的原理图输入设计法 58

第3章 VHDL硬件描述语言 63

3.1 VHDL的特点和基本语法 63

3.1.1 VHDL的特点 63

3.1.2 VHDL的基本语法 64

3.2 VHDL的结构 72

3.2.1 库和程序包 72

3.2.2 实体 74

3.2.3 结构体 76

3.3 VHDL中的常用语句 81

3.3.1 结构体中的并行语句 81

3.3.2 进程中的顺序语句 87

3.3.3 结构体中元件定义语句和元件例化语句 103

3.3.4 结构体中的生成语句 106

3.3.5 结构体中的块语句 108

3.3.6 结构体中的子程序 111

3.3.7 结构体中的状态机设计技术 114

第4章 FPGA/CPLD系统设计 118

4.1 FPGA/CPLD系统设计的方法 118

4.2 数字跑表的设计 119

4.2.1 数字跑表系统模块图的设计 119

4.2.2 “分频模块”的设计 119

4.2.3 “计时模块”的设计 121

4.2.4 “控制模块”的设计 122

4.2.5 “显示模块”的设计 124

4.2.6 综合设计 127

4.3 自动邮票售票机设计 139

4.3.1 自动邮票售票系统总体模块图的设计 139

4.3.2 “票价设定模块”的设计 140

4.3.3 “邮票类型选择模块”的设计 141

4.3.4 “点阵票型显示模块”的设计 143

4.3.5 “票价类型选择与票价设定模块”的设计 148

4.3.6 “邮票数量设定模块”的设计 149

4.3.7 “邮票购实模块”的设计 151

4.3.8 “数据转换模块”的设计 154

4.3.9 “动态扫描模块”的设计 155

4.3.10 “数码管显示模块”的设计 156

4.3.11 综合设计 157

4.4 乐曲演奏系统的设计 158

4.4.1 乐曲中的音符和音长问题 158

4.4.2 乐曲演奏系统的框图 160

4.4.3 预置数和音长控制模块 161

4.4.4 模可变计数器模块 165

4.4.5 占空比均衡控制模块 166

4.4.6 综合设计 167

4.5 交通灯控制系统的设计 169

4.5.1 交通灯控制系统模块图 169

4.5.2 控制模块设计 170

4.5.3 显示模块设计 175

4.5.4 综合设计 179

4.6 八路抢答器的设计 180

4.6.1 主持人控制模块 180

4.6.2 抢答信号锁存模块 182

4.6.3 倒计时模块 184

4.6.4 二进制编码转BCD码模块 186

4.6.5 扫描信号产生模块 187

4.6.6 数码管位信号与段信号匹配模块 188

4.6.7 BCD码转七段码模块 189

4.6.8 报警模块 190

4.6.9 综合设计 191

4.7 病床呼叫系统的设计 191

4.7.1 按键矩阵扩展模块 192

4.7.2 定时模块 195

4.7.3 二进制编码转BCD码模块 197

4.7.4 数码管动态扫描模块 199

4.7.5 显示段码转换模块 200

4.7.6 二分频模块 201

4.7.7 综合设计 202

4.8 出租车计费系统的设计 203

4.8.1 车轮脉冲计数模块 203

4.8.2 里程计数模块 205

4.8.3 计费模块 207

4.8.4 动态扫描模块 209

4.8.5 译码模块 211

4.8.6 顶层设计原理图 212

4.9 数字电压表的设计 212

4.9.1 A/D转换控制模块 213

4.9.2 数据转换模块 216

4.9.3 显示译码模块 219

4.9.4 顶层设计 221

4.10 数字频率计的设计 223

4.10.1 分频模块 224

4.10.2 计数模块 225

4.10.3 锁存器 227

4.10.4 动态扫描模块 229

4.10.5 译码模块 231

4.10.6 顶层设计原理图 232