数字集成电路容错设计PDF电子书下载

第1章 绪论 1

1.1数字集成系统容错设计简介 1

1.1.1数字集成电路设计的可靠性挑战 1

1.1.2数字集成电路的3S和3T可靠性设计框架 5

1.2数字集成系统容错设计的关键问题 7

1.2.1缺陷容忍 8

1.2.2偏差容忍 9

1.2.3软错误容忍 9

1.3章节组织结构 10

参考文献 13

第2章 嵌入式存储器的容缺陷设计 15

2.1嵌入式存储器的容缺陷设计 15

2.1.1缺陷与故障模型 16

2.1.2嵌入式存储器的自测试方法 20

2.1.3嵌入式存储器的自诊断方法 24

2.1.4嵌入式存储器的自修复方法 25

2.2利用内容可寻址技术的嵌入式存储器容缺陷设计 33

2.2.1相关研究工作 33

2.2.2冗余资源结构 34

2.2.3自测试自诊断和自修复方法 35

2.2.4实验结果及其分析 43

2.3小结 45

参考文献 46

第3章 多核处理器的容缺陷设计 49

3.1多核处理器的核级冗余 50

3.1.1核级冗余与微体系结构级冗余 50

3.1.2核级冗余的降级模式与冗余模式 54

3.1.3冗余模式对多核处理器系统的影响 55

3.2冗余模式下多核处理器的拓扑重构 57

3.2.1拓扑重构的量化评估方法 59

3.2.2二维mesh结构的重构问题 62

3.2.3问题复杂度分析 65

3.3多核处理器的拓扑重构优化算法 70

3.3.1最直接的算法——模拟退火 72

3.3.2一种贪心算法——行波列借算法 75

3.3.3行波列借制导的模拟退火算法 76

3.3.4算法性能分析 79

3.4多核处理器的测试与故障诊断 85

3.5小结 86

参考文献 87

第4章 片上网络路由器容错设计 90

4.1片上网络路由器容错设计概述 91

4.1.1片上路由器容错设计的关键问题 91

4.1.2典型容错路由器结构 93

4.2切片路由器 96

4.2.1数据通路的切片复用 98

4.2.2切片复用微体系结构 98

4.2.3切片路由器的工作模式 99

4.2.4路由器间的故障关联 101

4.2.5切片路由器扩展 102

4.3切片路由器的性能开销分析 103

4.3.1可靠性参数设计与分析 103

4.3.2总体评估 105

4.4片上网络路由器的故障检测和诊断方法 109

4.5小结 110

参考文献 110

第5章 片上网络容错路由 112

5.1容错路由算法分类 112

5.2死锁避免方法 114

5.2.1 Dally和Seitz理论 115

5.2.2 Duato理论 117

5.2.3转向模型 120

5.3故障模型 124

5.3.1凸区域模型 124

5.3.2正交凸区域模型 126

5.4典型算法分析 128

5.4.1 Boppana和Chalasani算法 129

5.4.2低成本可重构路由算法 133

5.5小结 141

参考文献 141

第6章 数字电路的复合故障诊断方法 143

6.1复合故障诊断方法 143

6.1.1扫描设计与故障模型 144

6.1.2复合故障诊断方法 148

6.2基于可诊断性螺旋扫描设计的故障诊断方法 149

6.2.1可诊断性设计方法 150

6.2.2基于螺旋扫描设计的故障诊断 152

6.2.3实验结果及其分析 164

6.3基于确定性诊断向量生成的复合故障诊断方法 167

6.3.1面向复合故障的扫描链故障诊断方法 168

6.3.2面向复合故障的组合逻辑故障诊断方法 190

6.4小结 215

参考文献 216

第7章 处理芯片的抗老化设计 218

7.1老化机理与生命期可靠性建模 218

7.1.1两类老化机理简述 218

7.1.2生命期可靠性建模——“浴盆曲线” 221

7.2老化的在线感知 222

7.2.1老化感知原理 222

7.2.2电路实现 223

7.3老化容忍的微结构设计 224

7.3.1基于冗余重构设计 225

7.3.2基于电路状态控制的设计 225

7.3.3基于时序动态优化设计 228

7.4老化的预测 235

7.4.1老化预测框架 236

7.4.2识别关键路径和关键门 238

7.4.3最大电路老化预测模型 240

7.4.4实验结果及其分析 241

7.5小结 243

参考文献 244

第8章 多核处理器容参数偏差设计 246

8.1参数偏差的分类 246

8.1.1工艺偏差 246

8.1.2电压波动 248

8.1.3温度波动 249

8.2针对不同类型参数偏差的优化技术 250

8.2.1工艺偏差的优化 250

8.2.2电压波动的优化 250

8.2.3温度波动的优化 250

8.3参数偏差的协同优化技术 251

8.3.1 PVT偏差对时序偏差的影响 251

8.3.2偏差强度的频域分析 251

8.3.3时域的解释 254

8.4 TEA方法的可行性分析 255

8.4.1实现技术难点 255

8.4.2已具备的基础条件 255

8.5实施方案 257

8.5.1即时推测各个偏差分量强度 257

8.5.2非显式依赖V分量的即时迁移决策 259

8.5.3即时偏差程度预测 261

8.5.4硬件开销 262

8.6方案有效性评估 262

8.6.1处理器核的配置参数和工作负载 263

8.6.2供电网络模型 264

8.6.3 PVT偏差与电路时延的精确关系 265

8.6.4其他参数定义 266

8.6.5评估指标 266

8.6.6实验结果及其分析 267

8.7小结 270

参考文献 270

第9章 处理器的容软错误设计 275

9.1冗余执行层次 276

9.1.1数据级冗余执行 276

9.1.2指令级冗余执行 278

9.1.3线程级冗余执行 282

9.1.4进程级冗余执行 288

9.2利用数据级冗余执行的软错误检测与恢复 289

9.2.1数据级冗余执行的条件 290

9.2.2数据级冗余执行的微结构设计 292

9.2.3结合指令复制的软错误检测机制 296

9.2.4基于检查点的软错误恢复技术 298

9.2.5实验结果及其分析 299

9.3冗余线程的调度和分配 307

9.3.1核间性能不对称的多核处理器上的线程冗余 308

9.3.2冗余线程的调度算法 311

9.3.3算法性能分析 314

9.4小结 317

参考文献 317

第10章 片上网络容软错误通信方法 320

10.1片上通信的差错控制方法 321

10.1.1基于检错纠错的请求重传机制 321

10.1.2无重传的随机通信机制 323

10.2数据包分级保护方法 326

10.2.1数据包分析 326

10.2.2分级保护策略 327

10.2.3性能效率分析 328

10.3带有端到端反馈的容软错误通信方法 329

10.3.1一种带反馈的随机容错路由算法 330

10.3.2三种容软错误通信算法比较 332

10.3.3带有端到端反馈容错方法总结 335

10.4小结 335

参考文献 336

第11章 微体系结构级可靠性评估方法 338

11.1微体系结构级可靠性评估方法 339

11.1.1背景知识 340

11.1.2体系结构脆弱因子计算 342

11.1.3分析比较 351

11.2体系结构脆弱因子离线评估 353

11.2.1软错误故障注入分析 353

11.2.2故障注入流程 355

11.2.3实验结果及其分析 356

11.3体系结构脆弱因子在线评估 358

11.3.1整体框图设计 359

11.3.2体系结构脆弱因子在线计算 360

11.3.3体系结构脆弱因子预测算法 363

11.3.4实验结果及其分析 365

11.4间歇故障脆弱因子评估 369

11.4.1研究背景及动机 370

11.4.2间歇故障脆弱因子计算方法 371

11.4.3实验结果及其分析 376

11.5小结 380

参考文献 381

第12章 处理器芯片的容错设计实例 384

12.1自修复处理器 384

12.1.1自修复处理器设计背景及意义 385

12.1.2自修复处理器芯片的结构设计 387

12.1.3自修复处理器在WSN中的应用 396

12.2 Godson-T众核处理器容错设计 401

12.2.1 Godson-T体系结构 401

12.2.2片上网络和基准程序性能分析 404

12.3小结 406

参考文献 407

第13章 总结与展望 409

13.1总结 410

13.2展望 413

参考文献 417

索引 418