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第1章 数字电子系统基础 1

1.1 数字信号与数字电路 1

1.1.1 模拟信号与数字信号 1

1.1.2 数字电路与模拟电路的区别和联系 1

1.2 数字系统设计与EDA技术概述 2

1.2.1 EDA技术的起源 4

1.2.2 EDA技术的含义 5

1.2.3 EDA技术的主要内容 5

1.3 数制及转换 9

1.3.1 十进制 9

1.3.2 二进制 10

1.3.3 十六进制 10

1.3.4 不同进制之间的相互转换 10

1.4 二进制数的算术运算 13

1.4.1 无符号二进制数的算术运算 13

1.4.2 带符号二进制数的减法运算 13

1.5 逻辑代数 15

1.5.1 逻辑代数的基本定律和基本规则 15

1.5.2 逻辑代数的代数法化简 19

1.6 逻辑函数的卡诺图化简 20

1.6.1 逻辑函数的最小项表达式 20

1.6.2 用卡诺图化简逻辑函数 21

1.7 二进制编码 23

1.7.1 二-十进制码 23

1.7.2 格雷码 24

1.7.3 ASCII码 25

习题与思考题 26

第2章 逻辑门电路 28

2.1 基本逻辑门逻辑 28

2.1.1 MOS门电路 28

2.1.2 CMOS反相器 28

2.2 与非门、或非门和异或门逻辑 30

2.2.1 与非门电路 30

2.2.2 或非门电路 31

2.2.3 异或门电路 31

2.3 三态门、OD门及应用 32

2.3.1 三态门 32

2.3.2 OD门 33

2.4 集成电路逻辑门 35

2.4.1 逻辑门的基本结构与工作原理 35

2.4.2 数字逻辑电平 37

2.4.3 典型逻辑门集成电路器件及性能参数 38

2.5 逻辑电平接口转换及负载能力设计 41

2.5.1 逻辑门之间相互驱动的条件 41

2.5.2 TTL逻辑门与CMOS逻辑门接口 43

2.6 逻辑门电路的抗干扰措施 44

2.7 Quartus Ⅱ的原理图EDA设计环境及实例 44

2.7.1 设计任务介绍及原理分析 45

2.7.2 Quartus Ⅱ简介及用户界面 46

2.7.3 原理图编辑输入 47

2.7.4 编译 52

2.7.5 时序功能仿真 53

习题与思考题 57

第3章 组合逻辑电路分析与设计 59

3.1 组合逻辑电路的分析 59

3.2 组合逻辑电路的设计 60

3.2.1 单输出组合电路的设计 60

3.2.2 多输出组合电路的设计 62

3.3 组合逻辑电路中的竞争-冒险 63

3.3.1 产生竞争-冒险的原因 63

3.3.2 消去竞争-冒险的方法 64

3.3.3 卡诺图在组合逻辑电路竞争-冒险中的应用 64

3.4 编码器与译码器 65

3.4.1 编码器 65

3.4.2 译码器 67

3.5 数据选择器 72

3.5.1 数据选择器的工作原理 72

3.5.2 常用集成电路数据选择器 72

3.6 数值比较器 75

3.6.1 数值比较器的工作原理 75

3.6.2 集成数值比较器 77

3.7 算术运算电路 77

3.7.1 加法运算电路 78

3.7.2 减法运算电路 80

习题与思考题 81

第4章 时序逻辑电路基础 83

4.1 双稳态触发器 83

4.2 RS触发器 83

4.2.1 基本RS触发器 83

4.2.2 同步RS触发器 85

4.3 D锁存器与D触发器 86

4.3.1 D锁存器及应用 86

4.3.2 D触发器及应用 88

4.4 JK触发器 90

4.5 时序逻辑电路 92

4.5.1 时序逻辑电路的结构 92

4.5.2 同步时序逻辑电路和异步时序逻辑电路 94

4.5.3 时序逻辑电路的设计 97

4.6 寄存器和移位寄存器 100

4.6.1 寄存器 100

4.6.2 移位寄存器 101

4.7 计数器 103

习题与思考题 106

第5章 可编程逻辑器件 108

5.1 PLD概述 108

5.1.1 PLD发展历程 108

5.1.2 PLD分类 109

5.2 低密度PLD结构及原理 110

5.2.1 PLD的电路符号表示 110

5.2.2 PROM 111

5.2.3 PLA 112

5.2.4 PAL 113

5.2.5 GAL 115

5.3 CPLD结构与工作原理 117

5.4 FPGA结构与工作原理 121

5.4.1 查找表逻辑结构 121

5.4.2 Cyclone/Cyclone Ⅱ系列器件的结构与原理 122

5.5 CPLD/FPGA产品及开发 127

5.5.1 Altera公司的FPGA和CPLD 128

5.5.2 编程与配置 132

5.5.3 基于Altera公司产品的开发流程 135

5.5.4 Quartus Ⅱ环境下的引脚配置及芯片烧写 136

习题与思考题 139

第6章 Verilog HDL数字系统设计基础 140

6.1 基于HDL进行数字系统设计概述 140

6.2 Verilog HDL的模块结构 141

6.3 QuartusⅡ的Verilog HDL设计环境 145

6.4 Verilog HDL的三种建模方式 145

6.4.1 结构化描述方式 146

6.4.2 数据流描述方式 147

6.4.3 行为描述方式 149

6.4.4 过程赋值语句 153

6.5 典型组合逻辑电路的Verilog HDL描述举例 154

6.5.1 数据选择器设计 154

6.5.2 74138译码器设计 155

6.5.3 数码管显示译码器设计 156

6.5.4 利用任务和函数语句对组合逻辑电路进行结构化描述 157

6.6 时序逻辑电路的Verilog HDL描述与设计 160

6.6.1 D触发器的Verilog HDL描述 160

6.6.2 D锁存器的Verilog HDL描述 162

6.7 基于Verilog HDL的计数器设计 164

6.7.1 基于Verilog HDL进行通用计数器设计 164

6.7.2 基于计数器的PWM波形发生器设计 166

6.8 基于Verilog HDL的移位寄存器设计 167

6.8.1 8位双向移位寄存器的Verilog HDL描述 167

6.8.2 使用移位操作符设计移位寄存器 168

6.8.3 带两级锁存的串入并出移位寄存器74HC595的描述 169

6.9 Verilog HDL的循环语句及应用 170

6.9.1 for语句用法 171

6.9.2 repeat语句用法 171

6.9.3 while语句用法 172

6.9.4 Verilog HDL循环语句应用要点 173

6.10 双向端口与存储器设计 173

6.10.1 8位双向总线驱动器设计 174

6.10.2 存储器设计 174

习题与思考题 176

第7章 D/A转换器与A/D转换器及其应用 177

7.1 D/A转换器与A/D转换器概述 177

7.2 D/A转换器原理 178

7.2.1 权电阻网络D/A转换器 178

7.2.2 R-2R T型电阻网络D/A转换器 179

7.2.3 电流输出型和电压输出型D/A转换器 180

7.2.4 D/A转换器的主要技术指标及选型依据 180

7.2.5 基于TL431的基准电压源设计 182

7.3 DAC0832及其应用 183

7.3.1 D/A转换器芯片——DAC20832 183

7.3.2 DAC0832的应用 186

7.4 A/D转换器原理 186

7.4.1 计数型A/D转换器 187

7.4.2 逐次比较型A/D转换器 188

7.4.3 双积分型A/D转换器 189

7.4.4 A/D转换器的主要性能指标 190

7.5 逐次比较型A/D转换器——ADC0809 191

7.5.1 ADC0809芯片简介 191

7.5.2 ADC0809的接口时序及工作流程 192

习题与思考题 193

第8章 Verilog HDL有限状态机及应用 194

8.1 FSM设计相关语句 194

8.1.1 有限状态机 194

8.1.2 Verilog HDL有限状态机常用语法元素 196

8.1.3 Verilog HDL状态机的程序结构 198

8.2 Moore型有限状态机 208

8.3 Mealy型有限状态机建模 211

8.4 状态编码 212

8.5 状态机安全设计 213

8.6 状态机图形化设计方法 215

习题与思考题 218

第9章 波形发生电路 220

9.1 脉冲发生器与555集成电路 220

9.1.1 脉冲发生器 220

9.1.2 555定时器的电路结构与功能 220

9.2 单稳态触发器 222

9.2.1 用CMOS门电路组成的微分型单稳态触发器 222

9.2.2 用555定时器组成的单稳态触发器 224

9.2.3 单稳态触发器的定时应用 225

9.3 施密特触发器 225

9.3.1 用门电路组成的施密特触发器 226

9.3.2 用555定时器组成的施密特触发器 227

9.3.3 施密特触发器的应用 228

9.4 多谐振荡器 229

9.4.1 用门电路组成的多谐振荡器 229

9.4.2 用施密特触发器构成波形产生电路 231

9.4.3 石英晶体振荡器 232

9.4.4 用555定时器组成的多谐振荡器 233

9.5 DDS波形发生原理及正弦波信号发生器设计 234

9.5.1 DDS工作原理 234

9.5.2 定制所需的MegaFunction模块 235

9.5.3 顶层设计 246

9.5.4 Verilog HDL信号发生器设计 247

习题与思考题 248

附录A CMOS和TTL逻辑门电路的技术参数 252

附录B 74系列门电路速查表 253

附录C 可综合Verilog HDL语法速查表 255

附录D 常用逻辑符号对照表 257

参考文献 258