基于CPLD/FPGA的数字通信系统建模与设计PDF电子书下载

第1章　绪论 1

目录 1

1.1　通信系统概述 2

1.1.1　引言 2

1.1.2　通信系统的组成 2

1.1.3　衡量通信系统的主要性能指标 4

1.2 EDA概述 5

1.2.1　引言 5

1.2.2　关于专用集成电路（ASIC）与VHDL 6

1.2.3　现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD） 12

1.2.4　关于EDA工程设计方法学与数字通信系统建模 19

思考题与习题 20

本章小结 20

第2章　通信系统的VHDL建模 23

2.1　引言 24

2.1.1　系统的概念 24

2.1.2　模型与建模 24

2.2　数字通信系统的VHDL建模 26

2.3　数字通信系统的VHDL建模的一般考虑 30

2.3.1　根据所要处理的数字信号性质考虑系统的VHDL建模 30

2.3.2　对于较复杂的含模拟电路的数字通信系统的建模考虑 30

2.3.3　考虑结构体三种描述方法的特点和应用 30

2.4　通信系统的VHDL建模对系统性能的影响与评估 33

2.4.1 可行性的影响 33

2.3.5　其他考虑 33

2.3.4　两种设计输入方式的特点和应用 33

2.4.2　可靠性的影响 34

2.4.3　效率的影响 34

2.4.4　如何评估数字通信系统的VHDL建模 34

本章小结 35

思考题与习题 36

第3章　常用基本电路模块的建模与设计 38

3.1　引言 39

3.2　基本组合逻辑电路的VHDL模型与设计 39

3.2.1　非门电路 39

3.2.2　与门电路 40

3.2.3 与非门电路 41

3.2.4　或非门电路 42

3.2.5　与或非门电路 43

3.2.6　异或门电路 44

3.2.7　同或门电路 44

3.3　基本时序逻辑电路的VHDL设计 45

3.3.1　时序逻辑电路的特点 45

3.3.2　基本时序电路的建模与设计 46

3.4　加法器的建模与设计 51

3.4.1　半加器 51

3.4.2　全加器 52

3.5　乘法器的VHDL设计 54

3.5.1　乘法器的建模 54

3.5.2　乘法器的程序设计 56

3.6 Max+plusII开发系统操作与应用举例 65

3.6.1　创建VHDL源程序 65

3.5.3　乘法器的仿真验证 65

3.6.2　自动综合、适配 66

3.6.3　顶层设计原理图（创建TOP.GDF文件） 67

3.6.4　时序仿真与编程下载 68

本章小结 70

思考题与习题 70

第4章　基带信号的编、译码建模与设计 72

4.1　引言 73

4.2　关于基带信号的编码 73

4.3 HDB3码的编、译码规则 75

4.3.1 HDB3码的编码规则 75

4.3.2 HDB3码的译码规则 75

4.4.2　基于VHDL硬件描述语言的建模及程序设计 76

4.4 HDB3编码器的VHDL建模与程序设计（1） 76

4.4.1 HDB3码的VHDL建模思想 76

4.4.3　编码器模块的总程序 83

4.2.4　编码器模块的时序仿真 86

4.5 HDB3编码器的VHDL建模与程序设计（2） 86

4.5.1　设计模型 86

4.5.2 HDB3编码整体模块的总程序及波形仿真 93

4.6 HDB3译码器的VHDL建模与程序设计 98

4.6.1 HDB3译码器的整体模型 98

4.6.2　程序设计 100

4.7　关于其他形式基带信号的编码建模与设计 105

4.7.1 关于AMI码的建模 105

4.7.3　关于CMI码的建模 106

4.7.2　关于数字双相码的建模 106

本章小结 107

思考题与习题 107

第5章　数字复接技术及其建模与设计 109

5.1 引言 110

5.2　数字复接原理 110

5.2.1　数字复接的基本概念 111

5.2.2　数字复接的方法及方式 111

5.3　同步复接器的VHDL建模和设计举例 114

5.3.1 以四路同步复接器为例的原理框图模型 114

5.3.2 四路同步复接器的VHDL建模 116

5.4　同步复接器的VHDL总程序及仿真 124

5.4.1 四路同步复接器系统的模块链接程序 124

5.4.2　四路同步复接器系统的时序仿真 127

5.5　数字分接器原理 128

5.5.1　数字分接器原理框图 128

5.5.2　位同步时钟信号的提取 128

5.5.3　帧同步信号的提取 129

5.5.4　时序信号恢复 129

5.5.5　解复用（分接）过程 130

5.6　同步分接器的VHDL建模举例 130

5.7　同步分接器的VHDL设计举例 131

5.7.1　顶层原理图的建立 132

5.7.2　各部分功能模块的原理图 132

5.7.3　时序仿真 137

本章小结 137

思考题与习题 137

第6章 同步技术与VHDL设计 140

6.1　引言 141

6.2　位同步 141

6.2.1　插入导频法 141

6.2.2　直接法 141

6.2.3　数字锁相法位同步提取的VHDL设计 143

6.2.4　位同步系统的性能分析 145

6.3　载波同步 146

6.3.1　概述 146

6.3.2　载波同步 146

6.3.3　载波同步系统的稳态相差和随机相差 148

6.3.4　关于载波同步信号提取的VHDL设计的考虑 148

6.4.2　连贯式插入法帧同步 149

6.4.1　概述 149

6.4　帧同步 149

6.4.3　帧同步信号提取的VHDL建模与设计 150

6.4.4　帧同步系统的性能分析 161

本章小结 163

思考题与习题 164

第7章　数字通信基带系统的建模与设计 166

7.1　引言 167

7.2　含绝相变换器的基带系统的建模与设计 167

7.2.1　系统模型 167

7.2.2　绝相变换器 168

7.2.3　相绝变换器 169

7.2.4　绝相／相绝变换的基带系统的建模与仿真 169

7.3.1 系统模型 170

7.3 HDB3编、译码器的基带系统的建模与设计 170

7.3.3 HDB3信号的译码 171

7.3.2 HDB3信号的产生 171

7.4　多路信号复用的基带系统的建模与设计 172

7.4.1 多路信号复用的基带系统模型 172

7.4.2　基带发信系统的设计模型 172

7.4.3 多路复用信号的产生 173

7.4.4　多路复用基带接收系统的设计模型 181

7.4.5　帧同步信号提取模块 181

7.4.6 同步分接器模块 181

7.4.7　多路信号复用基带系统整体VHDL的建模与仿真验证 182

7.5.1 PPM基带系统的模型 184

7.5.2 PPM信号产生的原理 184

7.5 PPM（脉位调制）基带系统的建模与设计 184

7.5.3 PPM信号产生的各功能模块的VHDL程序设计 185

7.5.4 PPM信号解调器的建模与程序设计 188

7.5.5 PPM基带系统的模型 191

7.5.6 PPM基带系统的时序仿真 191

本章小结 192

思考题与习题 192

第8章　数字信号频带传输系统的建模与设计 195

8.1　引言 196

8.2　二进制振幅键控（ASK）的调制与解调 197

8.2.1 ASK调制方法 197

8.2.2　基于VHDL硬件描述语言的ASK振幅键控法调制程序设计 198

8.2.3 ASK解调的一般原理 200

8.2.4　基于VHDL硬件描述语言的ASK振幅键控法解调的建模与设计 202

8.3　二进制频移键控（FSK）调制与解调 205

8.3.1 FSK信号的产生 205

8.3.2　基于VHDL硬件描述语言的FSK频率键控法调制程序设计 207

8.3.3 FSK信号的解调 210

8.3.4　基于VHDL硬件描述语言的FSK频率键控法解调程序设计 212

8.4　二进制相位键控（PSK）调制与解调 214

8.4.1 绝对调相和相对调相 215

8.4.2 CPSK信号的产生 216

8.4.3 DPSK信号的产生 217

8.4.4 CPSK调制电路的VHDL建模与程序设计 220

8.4.5 DPSK信号的解调 223

8.4.6 CPSK解调电路的VHDL建模与程序设计 224

8.4.7 DPSK信号调制电路的VHDL建模与程序设计 226

8.4.8 DPSK解调电路的VHDL建模与程序设计 228

8.5　多进制数字振幅调制（MASK）系统 230

8.5.1　多进制数字振幅调制（MASK） 230

8.5.2 MASK信号的产生 231

8.5.3 MASK调制电路的VHDL建模与程序设计 231

8.6　多进制数字频率调制（MFSK）系统 234

8.6.1 多进制数字频率调制（MFSK） 234

8.6.2 MFSK调制电路的VHDL建模与程序设计 235

8.7　多进制数字相位调制（MPSK）系统 238

8.7.1 多进制数字相位调制（MPSK） 238

8.7.2 4PSK信号 239

8.7.3 MPSK调制电路的VHDL建模与程序设计 240

8.7.4 MPSK解调电路的VHDL建模与程序设计 242

本章小结 245

思考题与习题 246

第9章　伪随机序列与误码检测原理、建模与设计 248

9.1　引言 249

9.2　伪随机序列及其产生原理与VHDL设计 249

9.2.1　伪随机序列发生器 249

9.2.2 m序列发生器的建模与设计举例 253

9.3　通信中的误码检测 254

9.3.1　概述 254

9.3.2　误码性能指标 255

9.3.3　误码性能测试 255

9.4.1　误码检测器系统的构成 257

9.4　简单误码检测器的建模与设计举例 257

9.4.2　位同步信号提取 258

9.4.3　简单误码检测器的建模 258

9.5　简单误码检测器中主要单元模块的程序设计 259

9.5.1　移位与串／并变换模块 259

9.5.2　逐位比较检测模块 261

9.5.3　状态并行比较模块 262

9.5.4　本地m序列产生模块 264

9.5.5　并行输入与状态控制模块 266

9.5.6　误码统计与门限检测模块 268

9.5.7　连“1”状态计数器模块 269

本章小结 271

思考题与习题 271

主要参考文献 273