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第1章 VHDL开发工具MAX＋plusⅡ 1

1.1 MAX＋plusⅡ的安装 1

1.2 MAX＋plusⅡ设计的输入 2

1.2.1 MAX＋plusⅡ的启动 2

1.2.2 新的图形文件的建立 2

1.2.3 保存文件 4

1.2.4 指定项目名称 5

1.2.5 创建默认符号 6

1.3 项目的编译 6

1.3.1 打开并指向要编译的文件 6

1.3.2 打开编译器窗口 7

1.3.3 器件的选择及管脚的分配 7

1.3.4 全局逻辑综合方式的选择 9

1.3.5 FLEX器件的进位/级联链的设置 9

1.3.6 定时的设置 10

1.3.7 编译 11

1.4 定时分析 11

1.5 时间仿真 13

1.6 器件的编程 13

1.6.1 利用Altera编程器对MAX和EPROM系列器件进行编程 13

1.6.2 通过JTAG实现在系统编程 14

1.6.3 利用ByteBlaster配置FLEX系列器件 15

第2章 VHDL语言程序的基本结构 16

2.1 实体 16

2.1.1 实体说明 17

2.1.2 结构体 19

2.2 结构体的子结构描述 21

2.2.1 块(BLOCK)语句结构 21

2.2.2 进程(PROCESS)语句结构 23

2.3 子程序(SUBPROGRAM)语句结构 27

2.3.1 过程 27

2.3.2 函数 29

2.4 子程序的重载 32

2.4.1 函数的重载 33

2.4.2 过程的重载 37

第3章 程序包及库和配置 39

3.1 程序包 39

3.1.1 程序包首 39

3.1.2 程序包体 40

3.2 库 45

3.3 配置 47

3.3.1 默认配置 48

3.3.2 元件配置 50

3.3.3 结构体的配置 52

3.3.4 块的配置 53

第4章 VHDL语言的对象和数据类型及运算操作符 55

4.1 VHDL的对象 55

4.1.1 常量 55

4.1.2 变量 56

4.1.3 信号 57

4.1.4 信号与变量的区别 59

4.2 VHDL的数据类型 61

4.2.1 标准的数据类型 61

4.2.2 用户自定义的数据类型 65

4.2.3 用户定义的子类型 71

4.3 IEEE预定义的标准 72

4.3.1 标准逻辑位STD_LOGIC数据类型 72

4.3.2 标准逻辑矢量STD_LOGIC_VECTOR数据类型 73

4.3.3 其他预定义标准数据类型 73

4.4 数据类型的转换 74

4.4.1 函数转换法 74

4.4.2 类型标记转换法 76

4.4.3 常数转换法 76

4.5 VHDL语言的运算操作符 77

4.5.1 逻辑运算符 78

4.5.2 算术运算符 78

4.5.3 并置运算 79

4.5.4 关系运算符 80

4.5.5 移位运算符 80

4.5.6 运算符的重载 82

第5章 VHDL结构体的描述方式 88

5.1 结构体的行为描述方式 88

5.2 结构体的数据流描述方式 89

5.3 结构体的结构描述方式 90

5.4 结构体的混合描述方式 92

第6章 VHDL语言中的顺序语句 94

6.1 WAIT语句 95

6.1.1 WAIT ON语句 95

6.1.2 WAIT UNTIL语句 96

6.1.3 WAIT FOR语句 97

6.1.4 多条件WAIT语句 98

6.1.5 超时等待处理 98

6.2 变量赋值语句 100

6.3 信号代入语句 100

6.4 IF语句 101

6.4.1 门闩控制语句 102

6.4.2 二选一控制语句 102

6.4.3 IF语句的多选择控制语句 103

6.5 CASE语句 105

6.6 LOOP语句 108

6.6.1 FOR LOOP语句 108

6.6.2 WHILE LOOP语句 109

6.7 NEXT语句 110

6.8 EXIT语句 111

6.9 RETURN语句 112

6.10 NULL语句 113

6.11 过程调用语句 114

6.12 断言(ASSERT)语句 115

6.13 REPORT语句 117

第7章 VHDL语言中的并行语句 119

7.1 进程语句 119

7.2 并行信号代入语句 122

7.2.1 并发信号代入语句 124

7.2.2 条件信号代入语句 125

7.2.3 选择信号代入语句 126

7.3 并行过程调用语句 127

7.4 块语句 129

7.5 并行断言语句 132

7.6 元件例化语句 133

7.7 生成语句 135

7.7.1 FOR格式的生成语句 135

7.7.2 IF格式的生成语句 138

第8章 组合逻辑电路设计 140

8.1 门电路 140

8.1.1 二输入与门 140

8.1.2 二输入或门 142

8.1.3 二输入与非门 143

8.1.4 二输入或非门 145

8.1.5 反相器 146

8.1.6 二输入异或门 147

8.1.7 四输入与非门 149

8.2 编码器和译码器 151

8.2.1 编码器 151

8.2.2 译码器 155

8.3 多路选择器 157

8.3.1 二选一多路选择器 157

8.3.2 四选一多路选择器 158

8.4 比较器 160

8.5 加法器 162

8.5.1 半加器 162

8.5.2 全加器 163

8.6 求补器 164

8.7 三态门 165

第9章 时序逻辑电路设计 167

9.1 时钟信号和复位信号 167

9.1.1 时钟信号 167

9.1.2 复位信号 169

9.2 触发器 171

9.2.1 D触发器 171

9.2.2 JK触发器 175

9.2.3 T触发器 177

9.2.4 锁存器 178

9.3 寄存器 180

9.4 移位寄存器 181

9.4.1 串行输入、串行输出移位寄存器 181

9.4.2 循环移位寄存器 182

9.5 计数器 184

9.5.1 同步计数器 184

9.5.2 异步计数器 189

第10章 有限状态机的设计 192

10.1 一个有限状态机的描述实例 193

10.1.1 功能要求 193

10.1.2 状态分析 194

10.1.3 交通灯控制器的三进程描述方式 195

10.1.4 交通灯控制器的双进程描述方式 197

10.1.5 交通灯控制器的单进程描述方式 204

10.2 有限状态机的复位 206

10.2.1 同步复位信号 206

10.2.2 异步复位信号 210

第11章 VHDL语言的设计实例一：频率计的设计 214

11.1 频率计实现的功能 214

11.2 频率计各部分的分析 214

11.3 频率计各部分的设计和实现 214

11.3.1 时基进程的设计和实现 215

11.3.2 计数器的设计和实现 215

11.3.3 七段译码器的设计和实现 217

11.4 频率计的综合设计 219

第12章 VHDL语言的设计实例二：计算器的设计 225

12.1 计算器实现的功能 225

12.2 计算器各个组成部分的分析 225

12.2.1 计算器的计算部分 225

12.2.2 计算器的存储部分 226

12.2.3 计算器的显示部分 226

12.2.4 计算器的输入部分 226

12.3 计算器各部分的设计和实现 226

12.3.1 计算器计算部分的设计和实现 227

12.3.2 计算器输入部分的设计和实现 231

12.3.3 计算器显示部分的设计和实现 232

12.4 计算器的综合设计 235

第13章 VHDL语言的编码格式 245

13.1 文件头的编码格式 245

13.2 修改说明的格式 245

13.3 源代码的注释 246

13.4 VHDL语言中实体的命名 247

13.5 VHDL语言中的结构体的命名 248

13.6 程序包的书写格式 248

13.7 函数和过程的编码格式 249

13.8 信号的编码格式 250

13.9 变量的编码格式 251

13.10 进程的编码规则 252

13.11 时钟信号的编码规则 253

13.12 测试工作台的编码规则 253

13.13 其他的编码规则 253

附录A VHDL语言的保留字 255

参考文献 256