CMOS数字集成电路设计PDF电子书下载

第1章 基本逻辑门和电路原理 1

1.1 逻辑门和布尔代数 1

1.2 布尔和逻辑门化简 3

1.3 时序电路 4

1.4 电压和电流定律 6

1.4.1 端口电阻的观察法分析 6

1.4.2 基尔霍夫电压定律与观察法分析 7

1.4.3 基尔霍夫电流定律与观察法分析 9

1.4.4 基于观察法的分压器和分流器混合分析 10

1.5 电阻的功率消耗 11

1.6 电容 13

1.6.1 电容器能量与功率 14

1.6.2 电容分压器 15

1.7 电感 16

1.8 二极管非线性电路分析 16

1.9 关于功率 19

1.10 小结 20

习题 20

第2章 半导体物理 24

2.1 材料基础 24

2.1.1 金属、绝缘体和半导体 24

2.1.2 半导体中的载流子：电子与空穴 25

2.1.3 确定载流子浓度 26

2.2 本征半导体和非本征半导体 27

2.2.1 n型半导体 28

2.2.2 p型半导体 29

2.2.3 n型与p型掺杂半导体中的载流子浓度 30

2.3 半导体中的载流子输运 30

2.3.1 漂移电流 31

2.3.2 扩散电流 32

2.4 pn结 34

2.5 pn结的偏置 35

2.5.1 pn结正偏压 36

2.5.2 pn结反偏压 36

2.6 二极管结电容 37

2.7 小结 38

参考文献 38

习题 38

第3章 MOSFET 40

3.1 工作原理 40

3.1.1 作为数字开关的MOSFET 40

3.1.2 MOSFET的物理结构 41

3.1.3 MOS晶体管工作原理：一种描述性方法 42

3.2 MOSFET输入特性 44

3.3 nMOS晶体管的输出特性与电路分析 44

3.4 pMOS晶体管的输出特性与电路分析 49

3.5 含有源极和漏极电阻的MOSFET 53

3.6 MOS晶体管的阈值电压 54

3.7 小结 55

参考文献 56

习题 56

第4章 金属互连线性质 60

4.1 金属互连线电阻 60

4.1.1 电阻和热效应 62

4.1.2 薄膜电阻 63

4.1.3 通孔电阻 64

4.2 电容 67

4.2.1 平行板模型 67

4.2.2 电容功率 68

4.3 电感 69

4.3.1 电感电压 69

4.3.2 导线电感 70

4.3.3 电感功率 70

4.4 互连线RC模型 71

4.4.1 短线的电容模型 71

4.4.2 长线的电阻电容模型 72

4.5 小结 74

参考文献 74

习题 74

第5章 CMOS反相器 77

5.1 CMOS反相器概述 77

5.2 电压转移曲线 78

5.3 噪声容限 79

5.4 对称电压转移曲线 81

5.5 电流转移曲线 82

5.6 VTC图形分析 83

5.6.1 静态电压转移…线 83

5.6.2 动态电压转移曲线 85

5.7 反相器翻转速度模型 86

5.8 CMOS反相器功耗 88

5.8.1 瞬态功耗 88

5.8.2 短路功耗 89

5.8.3 静态泄漏功耗 91

5.9 功耗与电源电压调整 91

5.10 调整反相器缓冲器尺寸以驱动大负载 92

5.11 小结 94

参考文献 94

习题 94

第6章 CMOS“与非”门、“或非”门和传输门 97

6.1 “与非”门 97

6.1.1 电路行为 98

6.1.2 “与非”门的非控制逻辑状态 98

6.2 “与非”门晶体管尺寸调整 100

6.3 “或非”门 102

6.3.1 电路行为 102

6.3.2 “或非”门的非控制逻辑状态 102

6.4 “或非”门晶体管尺寸调整 105

6.5 通过门与CMOS传输门 108

6.5.1 通过门 108

6.5.2 CMOS传输门 109

6.5.3 三态逻辑门 110

6.6 小结 110

习题 111

第7章 CMOS电路设计风格 115

7.1 布尔代数到晶体管电路图的转换 115

7.2 德摩根电路的综合 118

7.3 动态CMOS逻辑门 120

7.3.1 动态CMOS逻辑门的特性 120

7.3.2 动态电路中的电荷共享 121

7.4 多米诺CMOS逻辑门 123

7.5 NORA CMOS逻辑门 125

7.6 通过晶体管逻辑门 125

7.7 CMOS传输门逻辑设计 127

7.8 功耗及活跃系数 128

7.9 小结 132

参考文献 132

习题 132

第8章 时序逻辑门设计与时序 137

8.1 CMOS锁存器 138

8.1.1 时钟控制的锁存器 138

8.1.2 门控锁存器 139

8.2 边沿触发的存储元件 140

8.2.1 D触发器 140

8.2.2 时钟的逻辑状态 141

8.2.3 一种三态D触发器设计 141

8.3 边沿触发器的时序规则 142

8.3.1 时序测量 143

8.3.2 违反时序规则的影响 144

8.4 D触发器在集成电路中的应用 145

8.5 带延时元件的tsu和thold 145

8.6 包含置位和复位的边沿触发器 147

8.7 时钟生成电路 148

8.8 金属互连线寄生效应 151

8.9 时钟漂移和抖动 151

8.10 芯片设计中的整体系统时序 152

8.10.1 时钟周期约束 152

8.10.2 时钟周期约束与漂移 153

8.10.3 保持时间约束 153

8.10.4 考虑漂移和抖动的时钟周期约束 154

8.11 时序与环境噪声 156

8.12 小结 157

参考文献 157

习题 158

第9章 IC存储器电路 163

9.1 存储器电路结构 164

9.2 存储器单元 165

9.3 存储器译码器 166

9.3.1 行译码器 166

9.3.2 列译码器 167

9.4 读操作 168

9.5 读操作的晶体管宽长比调整 169

9.6 存储器写操作 170

9.6.1 单元写操作 170

9.6.2 锁存器转移曲线 170

9.7 写操作的晶体管宽长比调整 171

9.8 列写电路 173

9.9 读操作与灵敏放大器 174

9.10 动态存储器 177

9.10.1 3晶体管DRAM单元 177

9.10.2 1晶体管DRAM单元 178

9.11小结 179

参考文献 179

习题 179

第10章 PLA、CPLD与FPGA 181

10.1 一种简单的可编程电路——PLA 181

10.1.1 可编程逻辑门 182

10.1.2 “与”／“或”门阵列 183

10.2 下一步：实现时序电路——CPLD 184

10.2.1 引入时序模块——CPLD 184

10.2.2 更先进的CPLD 186

10.3 先进的可编程逻辑电路——FPGA 190

10.3.1 Actel ACT FPGA 191

10.3.2 Xilinx Spartan FPGA 192

10.3.3 Altera CycloneⅢFPGA 194

10.3.4 如今的FPGA 196

10.3.5 利用FPGA工作——设计工具 196

10.4 理解编程写入技术 196

10.4.1 反熔丝技术 196

10.4.2 EEPROM技术 198

10.4.3 静态RAM开关技术 199

参考文献 199

第11章 CMOS电路版图 200

11.1 版图和设计规则 200

11.2 版图设计方法：布尔方程、晶体管原理图和棒图 201

11.3 利用PowerPoint进行电路版图布局 202

11.4 设计规则和最小间距 203

11.5 CMOS反相器的版图布局 204

11.5.1 pMOS晶体管的版图 204

11.5.2 重温pMOS晶体管版图的设计规则 205

11.5.3 nMOS晶体管版图 205

11.5.4 将晶体管合并到共同的多晶硅栅下 206

11.6 根据设计规则最小间距绘制完整的CMOS反相器 207

11.7 多输入逻辑门的版图 207

11.8 合并逻辑门标准单元版图 209

11.9 更多关于版图的内容 210

11.10 版图CAD工具 211

11.11 小结 211

第12章 芯片是如何制作的 212

12.1 集成电路制造概览 212

12.2 硅晶圆片的制备 213

12.3 生产线的前端和后端 213

12.4 生产线前端工艺技术 214

12.4.1 硅的氧化 214

12.4.2 光刻 214

12.4.3 蚀刻 216

12.4.4 沉积和离子注入 216

12.5 清洁和安全性操作 217

12.6 晶体管的制造 218

12.7 生产线后端工艺技术 218

12.7.1 溅射工艺 219

12.7.2 双金属镶嵌法（大马士革工艺） 219

12.7.3 层间电介质及最终钝化 220

12.8 CMOS反相器的制造 220

12.8.1 前端工艺操作 220

12.8.2 后端工艺操作 221

12.9 芯片封装 221

12.10 集成电路测试 222

12.11 小结 222

参考文献 222

章末偶数编号习题参考答案 223

索引 228