数字专用集成电路设计PDF电子书下载

目录 1

第一章　绪论 1

1.1　什么是专用集成电路？ 1

1.2　ASIC的设计 2

1.3　全定制ASIC的设计方法 3

1.4　标准单元法的设计步骤 6

1.5　半定制专用集成电路 7

1.6　可编程专用集成电路 9

1.7　小结 12

2.1　FPGA的应用 15

第二章　现场可编程门阵（FPGA） 15

2.2　FPGA的工作速率 16

2.3　FPGA的设计和编程 17

2.4　FPGA的集成度 19

2.5　Actel生产的FPGA 21

2.6　Xilinx生产的FPGA 25

2.7　FPGA的选用 31

2.8　小结 34

第三章　CMOS基本原理 35

3.1　粒子的热运动 35

3.1.1 漂移 35

3.1.2　扩散 36

3.1.3　波茨曼分布 38

3.2　半导体 39

3.2.1　半导体基本概念 39

3.2.2 壁垒 40

3.3　MOS晶体管 43

3.3.1　MOS器件的结构 43

3.3.2　MOS器件物理性能 43

3.3.3　MOS器件电路性能 46

3.4　小结 47

第四章　CMOS集成电路的制造 49

4.1　概述 49

4.2　图案形成 50

4.3　硅栅CMOS工艺过程 52

4.4　成品率 58

4.5　几何设计规则 59

4.6　小结 67

第五章　数字ASIC设计特点 68

5.1　概述 68

5.2　CMOS组成的基本单元 69

5.2.1 “与非”、“或非”和“与或非”门 69

5.2.2　译码器、比较器和多路选择器 69

5.2.3 传输门和三态缓冲器 72

5.2.4　边缘敏感触发器 73

5.3　基本单元的分类 73

5.5　驱动能力、绝对扇出和相对扇出 74

5.4　信号的分类 74

5.6　电路延迟 76

5.7　扇入的影响 77

5.8　边缘缓慢 78

5.9　时钟缓冲 79

5.9.1 线形缓冲 79

6.9.2　树形缓冲 81

5.10　传输门 82

5.10.1 由传输门的双向性产生的条件 83

5.10.2 三态缓冲器的演变 83

5.11 三态缓冲器用于总线控制 84

5.11.1 译码器用于总线讲话器选择 85

5.11.2　降低总线负载 86

5.12　电源 88

5.13　ASIC设计不宜采用的电路 89

5.13.1 倍频器 89

5.13.2 延迟线 89

5.13.3　单稳触发器 90

5.13.4　片上振荡器 90

5.13.5　RS触发器 90

5.13.6　JK触发器 91

5.13.7　隐含触发器 91

5.13.8　错误使用控制元件 91

5.13.11 负时钟边缘 92

5.13.10 门控时钟 92

5.13.9 用触发器的输出作为另一触发器的时钟 92

5.13.12 异步清除（短复位脉冲） 93

5.13.13　异步清除（长复位脉冲） 94

5.13.14 中央时钟产生器 95

5.14　小结 96

第六章　同步设计技术 98

6.1 同步的定义 98

6.2　基本的同步部件 99

6.3　同步清除D型触发器 99

6.4　E型触发器 100

6.5　T型触发器 101

6.7　R型触发器 105

6.6　同步RS触发器 105

6.8　状态产生 106

6.8.1　状态的无条件执行 108

6.8.2　状态的有条件执行 109

6.9　中央允许产生器 113

6.10　同步清除 113

6.11　时钟歪斜的消除 114

6.12　小结 114

第七章　接口电路及存储器 116

7.1　异步接口 116

7.1.1 互相同步的系统 116

7.1.2 互相异步的同步系统 117

7.1.3 同步系统的异步输入 120

7.1.4 仅用边缘敏感单元的轮询和握手 121

7.1.5　握手发送数据的安全性 122

7.1.6　微处理器存储器映射中的ASIC 123

7.1.7 亚稳定性 123

7.2　RAM及其接口 124

7.2.1　RAM的使用 124

7.2.2 电平敏感锁存器 125

7.2.3 寄存器列 126

7.2.4　静态RAM 129

7.2.5　动态RAM 130

7.3.1　环形缓冲器 135

7.3　RAM的外围电路 135

7.3.2　线性变换和互交织码 138

7.3.3　FIFO 139

7.3.4 一般共享资源访问——君子协议 142

7.4　小结 145

第八章　ASIC系统设计 147

8.1　ASIC设计的性质 147

8.1.1 ASIC设计和通用IC设计的比较 147

8.1.2 决策观点和变换观点 148

8.2　ASIC设计过程 150

8.2.1 ASIC设计层次 150

8.2.2　ASIC设计的一般方法 151

8.2.3　设计系统的模型 152

8.3　系统的分割 157

8.3.1　ASIC的分割 157

8.3.2　简单功能电路的处理 158

8.3.3 重复的结构 158

8.3.4 全定制IC与可编程逻辑器件 158

8.3.5 高度异步的系统 159

8.4　流水线和串行处理 160

8.4.1 流水线 160

8.4.2 串行系统 161

8.5　小结 164

9.1　概述 165

第九章　ASIC的测试 165

9.2　批量生产的测试方法 166

9.2.1 故障的后果 166

9.2.2　决定测试方法的因素 166

9.3　测试的概念 167

9.3.1 已知良好电路 167

9.3.2　测试设备 167

9.3.3　初始化 169

9.3.4　“滞留”故障 169

9.3.5 可控制性和可观察性 170

9.3.6 可控制性对可观察性的影响 172

9.4.1 后设计法 173

9.4.2　特设法 173

9.4　测试方法 173

9.4.3 扫描路径 176

9.4.4　PRBS产生器和签字分析器 177

9.4.5 混合法 180

9.4.6 利用总线 181

9.4.7 测试RAM 181

9.5　控制的层次 182

9.6　测试矢量开发工具 183

9.6.1 结点活动性检查 183

9.6.3 测试矢量评价 184

9.6.4 自动生成测试矢量 184

9.6.2　可测试性分析器 184

9.7　小结 185

第十章　ASIC的高层次设计 186

10.1　概述 186

10.2　硬件描述语言（HDL） 187

10.2.1 逻辑图输入与HDL比较 187

10.2.2　HDL的发展 188

10.2.3 Verilog HDL简介 189

10.3　寄存器传送模型的特点 193

10.4　寄存器传送模型用的语言 194

10.5　用Pascal写的寄存器传送模型 194

10.5.1 数据结构 195

10.5.2　程序结构 195

10.5.3 举例——Pascal累加器模型 196

10.6　用HDL写的寄存器传送模型 200

10.7　小结 204

第十一章　ASIC设计工具举例 205

11.1 概述 205

11.2　天能工具的功能 206

11.2.1 逻辑符号库 206

11.2.2　绘图软件 208

11.2.3 网表翻译软件 208

11.2.4　模拟软件 209

11.2.5　掩模版图设计软件 210

11.2.6　版图库 211

11.3　天能工具应用举例 212

11.3.1　逻辑图输入 213

11.3.2 网表翻译 214

11.3.3　门层模拟 214

11.3.4 自动布局布线 217

11.4　小结 219

第十二章　结论 220

12.1　同步的分层次设计 220

12.2　异步单元 221

12.3　为生产而设计 222

12.4　结束语 222

附录A　CIF格式 223

附录B　GDSII格式 229