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第一章 数制与编码 1

1.1 进位计数制 1

1.2 数制转换 4

1.2.1 多项式替代法 4

1.2.2 基数乘/除法 5

1.2.3 混合法 8

1.2.4 数制转换时小数位数的确定 9

1.3 带符号二进制数的代码表示 9

1.3.1 原码 10

1.3.2 反码 11

1.3.3 补码 12

1.3.4 原码、反码和补码之间的转换 14

1.3.5 溢出的判断和变形码 16

1.4 数的定点与浮点表示 17

1.4.1 定点表示法 18

1.4.2 浮点表示法 19

1.5 二-十进制编码 20

1.5.1 8421(BCD)码 21

1.5.2 余3码 21

1.6.1 格雷(Gray)码 22

1.6 可靠性编码 22

1.5.3 2421码 22

1.6.2 奇偶校验码 23

1.6.3 汉明校验码 25

1.7 字符代码 28

第二章 布尔代数基础 32

2.1 布尔代数的基本概念 32

2.1.1 布尔变量及其基本运算 32

2.1.2 布尔函数及其表示方法 33

2.1.3 布尔函数的“相等”概念 34

2.2.1 布尔代数的基本公式 35

2.2 布尔代数的公式、定理和规则 35

2.2.2 布尔代数的主要定理 36

2.2.3 布尔代数的重要规则 38

2.3 布尔函数的基本形式 39

2.3.1 函数的“积之和”与“和之积”表示形式 39

2.3.2 函数的“标准积之和”与“标准和之积”形式 40

2.4 不完全确定的布尔函数 42

第三章 布尔函数的化简和实现 46

3.1 代数化简法 46

3.2.1 卡诺图的构成 48

3.2 卡诺图化简法 48

3.2.2 布尔函数在卡诺图上的表示 49

3.2.3 卡诺图的性质 50

3.2.4 卡诺图化简的基本步骤 51

3.3 列表化简法(Q-M法) 54

3.3.1 用列表法确定布尔函数的所有质蕴涵项 54

3.3.2 用质蕴涵表确定必要质蕴涵 56

3.3.3 求函数的最小覆盖 56

3.4 布尔函数的实现 60

3.4.1 用与非门实现布尔函数 60

3.4.2 用或非门实现布尔函数 61

3.4.3 用与或非门实现布尔函数 62

3.5 多输出布尔函数的化简和实现 63

第四章 组合网络的分析和设计 69

4.1 组合网络的分析 69

4.2 组合网络的设计 71

4.3 基本组合电路的设计举例 74

4.3.1 二进制运算电路的逻辑设计 74

4.3.2 十进制逻辑电路的设计 80

4.3.3 代码转换电路的设计 83

4.4 多级组合网络 86

第五章 同步时序网络 91

5.1 概述 91

5.2 时序机 92

5.2.1 时序机的定义 92

5.2.2 时序机的状态表和状态图 93

5.2.3 完全定义机和不完全定义机 96

5.3 存储元件——触发器 96

5.3.1 RS触发器 96

5.3.2 JK触发器 97

5.3.3 T触发器 98

5.3.4 D触发器 99

5.4 时序网络原始状态表的建立 100

5.4.1 同步时序网络设计的主要步骤 100

5.4.2 建立原始状态表 100

5.5 状态表的化简 103

5.5.1 状态表化简的基本原理 103

5.5.2 完全定义机状态表的化简方法 105

5.5.3 不完全定义机状态表的化简方法 108

5.6.1 状态分配需要解决的问题 112

5.6 状态分配 112

5.6.2 状态分配的方法 113

5.7 确定激励函数和输出函数 114

5.8 时序网络的分析举例 117

5.9 时序网络的设计举例 120

5.10 常用时序逻辑电路 127

5.10.1 寄存器 127

5.10.2 计数器 127

5.10.3 节拍信号发生器 131

5.10.4 单脉冲产生器 133

6.1 概述 137

第六章 异步时序网络 137

6.1.1 异步时序网络的一般模型和特点 138

6.1.2 异步时序网络的描述方法——流程表 139

6.1.3 异步时序网络的类型 140

6.2 异步时序网络流程表的建立和简化 140

6.2.1 建立原始流程表 141

6.2.2 流程表的简化 143

6.3 流程表的状态分配 144

6.3.1 异步时序网络状态分配的重要性 144

6.3.2 无竞争分配的方法 145

6.4 电平异步时序网络的险态 148

6.4.1 组合险态及其消除方法 148

6.4.2 时序险态及其消除方法 151

6.5 异步时序网络的分析 152

6.6 异步时序网络设计举例 155

第七章 中、大规模集成电路及逻辑设计 160

7.1 二进制并行加法器 160

7.2 二进制译码器 162

7.2.1 二进制译码器的功能和组成 163

7.2.2 用中规模集成译码器进行设计 164

7.3 多路选择器和多路分配器 166

7.3.1 多路选择器的逻辑功能和组成 166

7.3.2 用多路选择器进行逻辑设计 167

7.3.3 多路分配器 170

7.4 只读存储器(ROM) 171

7.4.1 ROM的组成 172

7.4.2 用ROM实现组合逻辑网络 172

7.5 可编程序逻辑阵列(PLA) 174

7.5.1 用PLA实现组合逻辑网络 175

7.5.2 用PLA实现时序逻辑网络 176

7.6 门阵列 178

7.6.1 门阵列的基本概念 178

7.6.2 门阵列的类型和基本结构 181

7.6.3 门阵列的设计开发和CAD系统 182

第八章 计算机辅助逻辑设计基础 186

8.1 布尔函数的立方表示法 186

8.2 立方的基本运算 189

8.2.1 并集(？)运算 190

8.2.2 交集(？)运算 190

8.2.3 蕴涵(？)运算 191

8.2.4 星积(＊)运算 192

8.2.5 锐积(#)运算 193

8.3 布尔函数的质蕴涵的生成 196

8.3.1 锐积法 196

8.3.2 迭代相容法 197

8.3.3 广义相容法 199

8.4 必要质蕴涵的确定 202

8.4.1 过程举例 202

8.4.2 过程的一般叙述和说明 204

8.5 质蕴涵最小覆盖的求解 206

8.5.1 求质蕴涵最小覆盖的基本步骤 207

8.5.2 循环结构 209

8.5.3 确定一个近似最小覆盖的整个过程 210

8.6 多输出函数的最小化 210

8.6.1 用广义相容法确定质蕴涵项 211

8.6.2 确定必要质蕴涵 213

8.6.3 求最小覆盖 215

8.6.4 循环结构 218

8.6.5 连接最小化 220

8.7.1 确定不相容对 222

8.7 时序网络状态表的简化 222

8.7.2 构成相容性树 224

8.7.3 最小覆盖的确定 225

8.8 最佳状态分配的求解 227

8.8.1 SHR方法 227

8.8.2 列表法确定下界 232

附录A 组合逻辑设计的Pascal源程序 237

附录B 部分习题答案 256

参考文献 268