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第1章 引言 3

第2章 路线图 9

2.1 可定制的片上系统设计 10

2.1.1 计算资源 10

2.1.2 片上存储层次结构 13

2.1.3 片上网络 15

2.2 软件层 18

第3章 处理器核的定制 21

3.1 引言 22

3.2 动态处理器核缩放和处理器核“去特征化” 24

3.3 处理器核的融合 25

3.4 定制指令集扩展 29

3.4.1 向量指令 30

3.4.2 定制计算引擎 32

3.4.3 可重构指令集 32

3.4.4 编译器对定制指令的支持 35

第4章 松耦合计算引擎 37

4.1 引言 38

4.2 松耦合加速器 39

4.2.1 线速处理器 40

4.2.2 硬件与软件的LCA管理比较 42

4.2.3 利用LCA 42

4.3 现场可编程门阵列实现的加速器 43

4.4 粗粒度可重构阵列 44

4.4.1 静态映射 46

4.4.2 运行时映射 48

4.4.3 CHARM 50

4.4.4 使用组合加速器 51

第5章 片上存储器定制 53

5.1 引言 54

5.1.1 高速缓存和缓冲区（便签式存储器） 54

5.1.2 片上存储系统定制 57

5.2 CPU高速缓存定制 59

5.2.1 粗粒度定制策略 60

5.2.2 细粒度定制策略 62

5.3 富加速器架构的缓冲区 65

5.3.1 加速器的共享缓冲区系统设计 65

5.3.2 加速器的内部缓冲区定制 67

5.4 在CPU和加速器的高速缓存中提供缓冲区 68

5.4.1 为CPU提供软件管理的便签式存储器 68

5.4.2 为加速器提供缓冲区 75

5.5 不同存储技术下的缓存 81

5.5.1 粗粒度定制策略 85

5.5.2 细粒度定制策略 88

第6章 互连定制 97

6.1 引言 98

6.2 拓扑定制 98

6.2.1 针对特定应用的拓扑合成方法 99

6.2.2 可重构快速数据通路 100

6.2.3 局部交叉开关合成与重构方法 102

6.3 路由定制 105

6.3.1 应用感知的无死锁路由技术 106

6.3.2 数据流合成方法 109

6.4 由新设备／电路技术使能的定制功能 112

6.4.1 光学互连 112

6.4.2 射频互连 112

6.4.3 基于RRAM的互连 113

第7章 结束语 117

参考文献 123