数字逻辑诊断与可靠性设计PDF电子书下载

目录 2

第一章绪论 2

1.1物理故障 2

1.2逻辑故障及其故障模型 3

1.3故障测试及测试码 6

习题 13

第二章组合电路的测试生成 17

2.1布尔差分法 17

2.1.1一阶布尔差分的定义 17

2.1.2利用一阶布尔差分求单故障测试集 19

2.1.3布尔差分的性质及应用 20

2.1.4二阶布尔差分及高阶布尔差分 27

2.2 D算法及九值D算法 28

2.2.1通路敏化法 29

2.2.2逻辑函数的立方表示及立方交 34

2.2.3 D算法 42

2.2.4九值D算法和“G-F”二值算法 48

2.3临界通路法 50

2.3.1敏化立方 51

2.3.2临界通路 52

2.3.3临界通路法测试生成步骤 54

2.4故障精简 58

2.4.1故障等效和故障控制 58

2.4.2故障精简定理 59

2.5测试集的优化 61

2.5.1检测测试集的最小化 62

2.5.2诊断测试集的优化 64

2、6故障函数法 65

2.6.1组合逻辑网络的图论分析 66

2.6.2逻辑函数的变态运算及测试生成 71

2.6.3有相关变量的测试函数和虚假故障 79

2.6.4故障定位 81

2.6.5 多级组合网络内部点故障检测 83

2.7多故障和搭接故障的测试生成 84

2.7.1多故障的测试生成 84

2.7.2搭接故障BR（Bridge）的测试 88

2.8 冗余电路 91

2.8.1 固定故障冗余及对测试的影响 91

2.8.2冗余电路的故障检测 95

习题 96

第三章时序电路的测试生成 100

3.1 同步时序电路的测试生成 100

3.1.1时序电路的通路敏化 100

3.1.2同步时序电路的组合化模型 102

3.1.3 D算法对时序电路的推广应用 103

3.1.4初始状态预置 107

3.2异步电路的测试生成 112

3.2.1异步电路的迭代阵列模型 113

3.2.2无临界冒险的测试生成 117

3.2.3电路－时间方程 124

3.2.4故障函数法的应用 130

3.3时序机的功能检测 133

3.3.1 引导序列、同步序列和时序机状态初始化 135

3.3.2区分序列和状态识别 139

3.3.3完整的核实序列对的设计 143

3.4故障控制和搭接故障 148

习题 151

4.1可测性的改善设计 157

4.1.1插入门改善可测性 157

第四章数字系统的可测性设计 157

4.1.2可测性的改善设计 168

4.2结构可测性设计 175

4.2.1两个基本概念 176

4.2.2 LSSD的一般结构 181

4.2.3扫描通路法 184

4.3内建测试电路设计 185

4.3.1随机测试 185

4.3.2特征分析 186

4.3.3内建测试电路设计 192

4.4组合电路的异或门串联实现 196

4.4.1 Reed-Muller展开式 196

4.4.2异或门串联电路结构测试分析 198

第五章硬件故障检测技术 203

5.1错误检测码 203

5.1.1奇偶编码 205

5.1.2余数编码 209

5.1.3 m/n编码 213

5.2 自校验电路 214

5.2.1基本定义 215

5.2.2完全自校验电路和网络 218

5.2.3完全自校验的检测器 221

5.3 自校验的时序电路 229

6.1可靠性的数学描述 231

第六章容错技术 231

6.1.1基定本义 232

6.1.2可靠性的概率函数 234

6.2系统的可靠性分析 235

6.2.1串联和并联系统 236

6.2.2串－并联／並－串联系统 238

6.2.3非串、並联系统 240

6.3容错技术及可靠性分析 243

6.3.1三模冗余及N模冗余 243

6.3.2混合冗余 249

6.4失效保险设计 252

习 题 254

参考文献 257