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第一章 电子设计自动化（EDA）与硬件描述语言（HDL） 1

1.1 TOP-DOWN设计方法 1

1.1.1 TOP-DOWN设计的主要阶段 1

1.1.2 TOP-DOWN设计方法的特点 2

1.1.3 TOP-DOWN设计方法的优势 4

1.1.4 FPGA/CPLD与ASIC两种物理实现 4

1.2 硬件描述语言（HDL） 6

1.2.1 VHDL的特点 6

1.2.2 VHDL的应用及IP核 7

习题 8

第二章 VHDL程序的结构及其描述方式 9

2.1 VHDL程序的结构 9

2.1.1 实体（ENTITY） 10

2.1.2 构造体（ARCHITECTURE） 12

2.1.3 VHDL程序的基本构成格式 14

2.2 VHDL描述方式 16

2.2.1 行为级（Behavior Level）描述 16

2.2.2 寄存器传输级（RTL）描述 19

2.2.3 结构级（Structural Level）描述 21

习题 22

第三章 VHDL程序的编译与仿真 23

3.1 EDA仿真工具简介 23

3.2 VHDL程序的编译与仿真 24

习题 32

第四章 VHDL语言规则 33

4.1 标识符 33

4.2 数据对象 33

4.2.1 信号 33

4.2.2 变量 37

4.2.3 常量申明 38

4.3 数据类型 39

4.3.1 标准数据类型 39

4.3.2 用户自定义数据类型 41

4.3.3 用户自定义子类型 44

4.3.4 数据类型转换 45

4.4 操作符 46

习题 50

第五章 VHDL的主要描述语句 51

5.1 概述 51

5.2 并行信号赋值语句 52

5.3 进程（PROCESS） 54

5.3.1 显式进程 54

5.3.2 隐式进程 58

5.3.3 进程的执行 59

5.4 顺序描述语句 64

5.4.1 IF语句 64

5.4.2 CASE语句 66

5.4.3 LOOP循环语句 68

5.5 子程序（SUB-PROGRAM） 73

5.5.1 函数（FUNCTION） 74

5.5.2 过程（PROCEDURE） 75

5.6 块（BLOCK） 77

5.7 断言语句（ASSERT） 78

5.8 元件语句（COMPONENT） 79

5.8.1 元件申明 80

5.8.2 元件调用 80

5.8.3 元件配置 82

5.9 生成语句（GENERATE） 85

5.9.1 FOR-GENERATE语句 85

5.9.2 IF-GENERATE语句 86

习题 88

第六章 VHDL的设计共享 89

6.1 程序包（PACKAGE） 89

6.2 库（LIBRARY） 90

6.3 配置（CONFIGURATION） 93

6.3.1 实体与构造体的连接配置 93

6.3.2 层与层的连接配置 96

习题 99

第七章 组合逻辑电路设计 102

7.1 组合逻辑电路 102

7.2 基本门电路 102

7.2.1 二输入与门 102

7.2.2 二输入或门 104

7.2.3 二输入与非门 105

7.2.4 二输入或非门 106

7.2.5 非门 107

7.2.6 二输入异或门 109

7.2.7 多输入门电路 110

7.3 编／译码器 112

7.3.1 3-8译码器 112

7.3.2 优先级编码器 114

7.4 多路选择器 116

7.5 比较器 117

7.6 减法器 118

7.7 乘法器 119

7.8 交通信号灯监测电路 121

7.9 存储器 122

7.9.1 存储器的初始化 123

7.9.2 ROM的描述 123

7.9.3 RAM的描述 125

习题 127

第八章 时序逻辑电路设计 128

8.1 时序逻辑电路 128

8.2 时序逻辑设计基础 128

8.2.1 时钟信号描述 128

8.2.2 同步复位和异步复位 132

8.3 触发器 133

8.3.1 D触发器 133

8.3.2 T触发器 137

8.3.3 RS触发器 139

8.4 寄存器 141

8.4.1 锁存寄存器 141

8.4.2 移位寄存器 141

8.5 计数器 144

8.5.1 同步计数器 144

8.5.2 同步可逆计数器 145

8.5.3 异步计数器 146

8.6 分频器 147

习题 149

第九章 VHDL逻辑系统的状态机设计 150

9.1 有限状态机概述 150

9.2 有限状态机的描述方式 151

9.3 状态机的状态编码 153

9.4 状态机设计实例 155

9.4.1 Moore型状态机设计 155

9.4.2 Mealy型状态机设计 158

习题 159

第十章 VHDL设计录入与仿真调试方法 161

10.1 设计录入 161

10.1.1 HDE（HDL编辑器）录入方法 162

10.1.2 BDE（框图编辑器）录入方法 167

10.1.3 FSM（状态图编辑器）录入方法 174

10.2 仿真 183

10.2.1 图形化界面手动加激励仿真 183

10.2.2 编写宏文件（*.do）加激励仿真 187

10.2.3 编写测试向量（Test Bench）加激励仿真 191

习题 197

第十一章 VHDL的FPGA实现 198

11.1 概述 198

11.2 VHDL的FPGA逻辑综合 199

11.3 VHDL的FPGA物理实现 204

习题 207

第十二章 VHDL的ASIC实现 208

12.1 概述 208

12.2 VHDL的ASIC逻辑综合 210

12.3 ASIC自动布局布线 220

习题 241

附录A 《电子设计自动化技术》课程测试题 242

附录B 历年试题 247

附录C 全国EDA大赛试题集锦 256

附录D VHDL保留字 263

附录E EDA工具软件一览表 264

附录F 部分FPGA厂家名录 267

参考文献 268