CPLD/FPGA应用系统设计与产品开发PDF电子书下载

第1章　CPLD/FPGA开发基础 1

1.1　CPLD/FPGA基础知识 1

1.1.1　数字集成电路的发展 1

目录 1

1.1.2　CPLD/FPGA内部结构 3

1.2　Verilog HDL基础 8

1.2.1 Verilog HDL程序结构 8

1.2.2 Verilog HDL基本词法 9

1.2.3 Verilog HDL数据类型 13

1.2.4 Verilog HDL运算符 14

1.2.5 Verilog HDL表达式 17

1.2.6 Verilog HDL行为建模与综合 19

1.2.7 Verilog HDL任务与函数 23

1.3.1 CPLD/FPGA基本开发流程 27

1.3 CPLD/FPGA的基本开发流程 27

1.3.2 CPLD/FPGA开发经验介绍 28

第2章 开发工具——Altera QuartusⅡ详解 31

2.1 QuartusⅡ简介 31

2.1.1 QuartusⅡ的新特性 31

2.1.2 QuartusⅡ的安装与启动 32

2.1.3 QuartusⅡ设计流程 34

2.2 新建一个设计工程 36

2.2.1 通过转换MAX+plusⅡ设计新建一个设计工程 36

2.2.2 使用“New Proiect Wizard”命令新建一个设计工程 37

2.3 编译与仿真工具 41

2.3.1 编译工具 42

2.3.2 仿真工具 45

2.4.1　设计工程的时序分析 49

2.4　时序分析工具 49

2.4.2　查看时序分析结果 50

2.5 总结 51

第3章　简单组合逻辑设计实例 52

3.1 二进制编码转换芯片设计 52

3.1.1 BCD码的转换设计 52

3.1.2 格雷码的转换设计 56

3.2 CRC校验芯片设计 60

3.2.1 循环冗余校验原理 60

3.2.2 16位CRC校验芯片设计 62

3.2.3 系统测试 64

3.3　乘法器原理与设计 65

3.3.1　乘法器原理 65

3.3.2　乘法器设计方法介绍 66

3.3.3　组合逻辑乘法器的实现 67

第4章　简单时序逻辑设计实例 72

4.1 16位乘法器芯片设计 72

4.2 MegaWizard Plug-In Manager的使用方法 77

4.3　各类存储器的设计 80

4.3.1　双端口随机访问存储器芯片设计 80

4.3.2 同步先入先出（FIFO）存储器芯片设计 88

4.3.3　异步先入先出（FIFO）存储器芯片设计 98

4.3.4　FIFO存储器测试文件的编写 108

4.4　组合逻辑与时序逻辑综合设计——海明码编解码器设计 115

4.4.1　海明码原理 115

4.4.2　海明码编解码器设计 117

第5章　Reed Solomon编码器设计 124

5.1　RS编码器简介 124

5.1.1　RS编码原理 125

5.1.2　RS编码器功能描述 126

5.2　RS编码器的结构设计 127

5.3　编码器的电路描述 129

5.3.1　GF域的算术运算 129

5.3.2　RS（5,3）编码器的电路描述 132

5.3.3　RS（5,3）编码器测试文件的编写 144

5.4　RS（255,223）编码器的电路描述 148

第6章 支持PWM输出的定时器／计数器芯片设计 154

6.1　芯片功能描述 154

6.2　芯片结构设计 155

6.2.1 主系统电路接口 155

6.2.2　寄存器与数据缓存区 156

6.2.3　芯片内部电路模块 158

6.3.1　WISHBONE电路接口定义描述 161

6.3　电路描述 161

6.3.2　定时器／计数器实体电路描述 163

6.3.3　测试文件的编写 176

6.4　扩展应用 180

6.4.1 简单可编程中断控制器 181

6.4.2　步进电机控制器 186

第7章　存储控制器芯片设计 189

7.1 功能描述 189

7.2　芯片结构设计 192

7.2.1 WISHBONE电路接口模块 193

7.2.2　上电配置模块 194

7.2.3　存储刷新控制器模块 195

7.2.4　存储器地址跟踪模块 197

7.2.5　地址发生器与计数器模块 202

7.2.6　数据打包处理器模块 203

7.2.7　存储器定时控制器与存储外部接口模块 204

7.3　芯片寄存器与端口定义 205

7.3.1　芯片寄存器定义 205

7.3.2 芯片端口定义 208

7.4 电路描述 209

7.4.1 系统宏定义符号描述 210

7.4.2　上电配置模块电路描述 212

7.4.3　地址发生器模块电路描述 226

7.4.4　数据打包处理器模块电路描述 231

7.4.5　存储外部接口模块描述 234

7.5　系统编译与操作 240

7.5.1　存储器的组织形式 241

7.5.2　存储器定时配置 242

8.1 功能描述 245

第8章　符合USB 2.0规范的串行通信接口芯片设计 245

8.2　芯片结构设计 246

8.2.1 系统时钟 247

8.2.2　WISHBONE接口与存储器接口 247

8.2.3　UTMI接口模块 256

8.2.4　协议层模块 258

8.2.5 串行通信芯片的操作分析 259

8.3　芯片寄存器与端口定义 260

8.3.1　芯片寄存器定义 260

8.3.2　芯片端口定义 263

8.4 电路描述 264

8.4.1 系统宏定义符号描述 265

8.4.2　UTMI接口模块电路描述 268

8.4.3　协议层模块电路描述 278

8.4.4　系统编译 283