基于EDA技术的单周期CPU设计与实现 计算机组成原理实践PDF电子书下载

第1章 绪论 1

1.1 实践内容 2

1.1.1 计算机组成原理实验 3

1.1.2 计算机主机系统设计 3

1.2 实践环境 4

第2章 EDA设计工具 5

2.1 建立工程项目 5

2.1.1 启动QuartusⅡ 5

2.1.2 使用QuartusⅡ 6

2.1.3 QuartusⅡ文件后缀及其含义 11

2.1.4 原理图设计 11

2.2 VHDL简介 14

2.2.1 VHDL程序的基本结构 15

2.2.2 VHDL客体及词法单元 24

2.2.3 VHDL的基本描述语句 31

2.2.4 属性的描述与定义 40

2.2.5 VHDL设计 45

2.3 原理图转换 46

2.3.1 原理图转换为VHDL文件 46

2.3.2 VHDL文件转换为原理图 47

2.4 编译与器件封装 47

2.4.1 局部工程编译 47

2.4.2 封装成器件放入用户库 48

2.5 电路仿真 49

2.5.1 建立仿真文件 49

2.5.2 仿真设置工具 50

2.5.3 功能仿真 52

2.5.4 时序仿真 53

2.6 工程下载验证 53

2.6.1 引脚锁定设置 53

2.6.2 配置文件下载 55

第3章 MIPS指令和CPU设计思路 57

3.1 MIPS寄存器堆 58

3.2 指令格式和主机系统指令 58

3.2.1 指令格式 58

3.2.2 主机系统指令 59

3.3 CPU设计思路 63

3.3.1 单周期CPU逻辑设计 63

3.3.2 R类型指令 67

3.3.3 I类型指令 68

3.3.4 J类型指令 70

第4章 多路选择器 72

4.1 1位2选1多路选择器 72

4.1.1 1位2选1多路选择器原理图设计 72

4.1.2 1位2选1多路选择器的VHDL设计 73

4.1.3 1位2选1多路选择器的仿真验证 73

4.2 5位2选1多路选择器 74

4.2.1 5位2选1多路选择器的原理图设计 75

4.2.2 5位2选1多路选择器的VHDL设计 75

4.2.3 5位2选1多路选择器的仿真验证 76

4.3 8位2选1多路选择器 76

4.3.1 8位2选1多路选择器的原理图设计 77

4.3.2 8位2选1多路选择器的VHDL设计 77

4.3.3 8位2选1多路选择器的仿真验证 78

4.4 32位2选1多路选择器 79

4.4.1 32位2选1多路选择器的原理图设计 79

4.4.2 32位2选1多路选择器的VHDL设计 80

4.4.3 32位2选1多路选择器的仿真验证 80

4.5 32位4选1多路选择器 81

4.5.1 32位4选1多路选择器的原理图设计 82

4.5.2 32位4选1多路选择器的VHDL设计 82

4.5.3 32位4选1多路选择器的仿真验证 83

4.6 32位32选1多路选择器 83

4.6.1 32位32选1多路选择器的原理图设计 84

4.6.2 32位32选1多路选择器的VHDL设计 84

4.7 lpm_mux宏模块的设置 87

第5章 加减器 90

5.1 1位加法器 90

5.1.1 1位加法器的原理图设计 90

5.1.2 1位加法器的VHDL设计 91

5.1.3 1位加法器的仿真验证 91

5.2 1位加减器 92

5.2.1 1位加减器的原理图设计 92

5.2.2 1位加减器的VHDL设计 92

5.2.3 1位加减器的仿真验证 93

5.3 8位加法器 93

5.3.1 8位加法器的原理图设计 94

5.3.2 8位加法器的VHDL设计 94

5.3.3 8位加法器的仿真验证 95

5.4 32位加减器 96

5.4.1 32位加减器的原理图设计 96

5.4.2 32位加减器的VHDL设计 97

5.4.3 32位加减器的仿真验证 98

第6章 移位运算器 100

6.1 移位运算器的原理图设计 100

6.2 移位运算器的VHDL设计 101

6.3 移位运算器的仿真验证 103

第7章 算术逻辑运算器 105

7.1 0操作数检测模块 105

7.2 算术逻辑运算器的原理图设计 106

7.3 算术逻辑运算器的VHDL设计 107

7.4 算术逻辑运算器的仿真验证 108

第8章 寄存器堆 110

8.1 寄存器号译码 110

8.1.1 寄存器号译码的原理图设计 111

8.1.2 寄存器号译码的VHDL设计 112

8.1.3 寄存器号译码的仿真验证 113

8.2 8位触发器 113

8.2.1 8位触发器的原理图设计 114

8.2.2 8位触发器的VHDL设计 115

8.2.3 8位触发器的仿真验证 115

8.3 32位触发器 116

8.3.1 32位触发器的原理图设计 117

8.3.2 32位触发器的VHDL设计 117

8.3.3 32位触发器的仿真验证 118

8.4 32位寄存器 119

8.4.1 32位寄存器的原理图设计 119

8.4.2 32位寄存器的VHDL设计 121

8.5 32位寄存器堆 122

8.5.1 32位寄存器堆的原理图设计 122

8.5.2 32位寄存器堆的VHDL设计 123

8.5.3 32位寄存器堆的仿真验证 123

第9章 计算机主机系统设计 125

9.1 跳转指令寄存器指定元件 125

9.1.1 跳转指令寄存器指定元件的原理图设计 126

9.1.2 跳转指令寄存器指定元件的VHDL设计 126

9.1.3 跳转指令寄存器指定元件的仿真验证 126

9.2 指令译码器 127

9.2.1 指令译码器的原理图设计 128

9.2.2 指令译码器的VHDL设计 130

9.2.3 指令译码器的仿真验证 131

9.3 控制部件设计 132

9.3.1 控制部件的原理图设计 134

9.3.2 控制部件的VHDL设计 135

9.3.3 控制部件的仿真验证 137

9.4 指令存储器 138

9.4.1 指令存储器的原理图设计 138

9.4.2 指令存储器的仿真验证 142

9.5 数据存储器 142

9.5.1 数据存储器的原理图设计 143

9.5.2 数据存储器的仿真验证 147

9.6 单周期中央处理器CPU设计 148

9.6.1 单周期中央处理器的原理图设计 148

9.6.2 单周期中央处理器的VHDL设计 150

9.7 计算机主机系统设计 152

9.7.1 计算机主机系统的原理图设计 153

9.7.2 计算机主机系统的VHDL设计 153

9.8 调试程序编制及主机系统的调试 154

9.8.1 加法调试程序 154

9.8.2 加法程序调试仿真 156

9.8.3 乘法调试程序 158

9.8.4 乘法程序调试仿真 159

附录A DE2-70简介及调试注意事项 167

A.1 DE2-70硬件实验平台简介 167

A.2 DE2-70引脚分配的一般性指导 168

A.3 实验板基本输入／输出引脚信号 168

附录B 设计调试过程中的注意事项 169

参考文献 171