FPGA设计及应用 第3版PDF电子书下载

第1章 绪论 1

1.1 EDA发展历程 1

1.2可编程逻辑器件的基本结构 3

1.2.1 ASIC的分类 3

1.2.2 SPLD基本结构 5

1.2.3 CPLD基本结构 9

1.2.4 FPGA基本结构 13

1.2.5 FPGA与CPLD的比较 20

1.2.6 PLD厂商介绍 21

1.3可编程逻辑器件的设计 25

1.3.1设计方法 25

1.3.2设计流程 27

1.3.3基于IP的设计 30

第2章Altera可编程逻辑器件 32

2.1概述 32

2.2 FPGA 33

2.2.1高端FPGA器件Stratix Ⅳ 33

2.2.2高端FPGA器件Stratix Ⅴ 38

2.2.3低成本FPGA器件Cyclone Ⅲ 42

2.2.4低成本FPGA器件Cyclone Ⅳ 47

2.2.5中端FPGA器件Arria Ⅱ 51

2.3 CPLD 54

2.3.1 MAX 3000A器件 54

2.3.2 MAX Ⅱ器件 56

2.4结构化ASIC 60

2.4.1简述 60

2.4.2 HardCopy系统开发流程 62

2.4.3 HardCopyⅤ 器件 62

2.5成熟器件 64

第3章 硬件描述语言 65

3.1硬件描述语言概述 65

3.2 VHDL程序的基本结构 67

3.2.1实体说明 68

3.2.2结构体 70

3.2.3配置 80

3.2.4库 82

3.2.5程序包 83

3.3 VHDL的描述方法 83

3.3.1标识符 83

3.3.2词法单元 85

3.3.3数据对象 88

3.3.4数据类型 92

3.3.5操作运算符 96

3.4 VHDL的常用语句 100

3.4.1并行语句 100

3.4.2顺序语句 105

第4章Quartus Ⅱ集成环境 111

4.1概述 111

4.2 Quartus Ⅱ的安装 112

4.3 Quartus Ⅱ10.0图形用户界面 118

4.4设计输入 121

4.4.1创建一个新的工程 123

4.4.2顶层实体文件的建立 127

4.4.3子模块文件的建立 133

4.5编译设计 143

4.5.1编译设置 144

4.5.2执行完整的编译 147

4.5.3引脚分配 150

4.5.4查看适配结果 154

4.6时序分析 157

4.6.1传统时序分析器 157

4.6.2打开TimeQuest时序分析器 158

4.6.3创建时序网表 160

4.6.4建立时钟约束及报告 160

4.6.5 I/O约束及报告 162

4.6.6查看详细的时序报告 164

4.6.7时序驱动的编译 167

4.7仿真 167

4.7.1 Quartus Ⅱ仿真器 168

4.7.2 Modelsim-Altera仿真 170

4.8 SignalTap Ⅱ逻辑分析仪 177

4.8.1简介 177

4.8.2 SignalTap Ⅱ逻辑分析仪的调试 178

4.9 Quartus Ⅱ基于模块化的设计流程 186

4.9.1渐进式编译 186

4.9.2基于LogicLock的设计方法 187

4.9.3创建LogicLock区域 187

4.9.4自上而下渐进式编译流程 189

4.9.5自下而上的LogicLock流程 190

4.9.6在EDA工具集中使用LogicLock 191

4.9.7使用渐进式编译实现时序逼近 191

4.10 Quartus Ⅱ软件其它工具 191

4.10.1信号探针SignalProbe 191

4.10.2功耗分析PowerPlay Power Analyzer 193

4.10.3存储器内容编辑In-System Memory Content Editor 194

4.10.4外部逻辑分析仪接口工具 194

第5章Quartus Ⅱ中的元器件库 198

5.1 Megafunction库 198

5.1.1算术运算宏模块库 198

5.1.2逻辑门宏模块库 209

5.1.3 I/O宏模块库 213

5.1.4存储宏模块库 214

5.2 Maxplus2库 225

5.2.1时序电路模块 225

5.2.2运算电路模块 240

5.3 Primitives库 246

5.3.1存储单元库 247

5.3.2逻辑门库 249

5.3.3缓冲器库 249

5.3.4引脚库 250

5.3.5其它模块 250

第6章Altera器件编程与配置 251

6.1 PLD器件测试电路板 251

6.2 PLD器件的配置方式 251

6.3下载电缆 254

6.3.1 ByteBlaster Ⅱ并口下载电缆 255

6.3.2 ByteBlaster MV并口下载电缆 259

6.3.3 MasterBlaster串行/USB通信电缆 262

6.3.4 USB-Blaster下载电缆 264

6.3.5 EthernetBlaster通信电缆 266

6.3.6 EthernetBlaster Ⅱ通信电缆 272

6.4配置器件 276

6.5 PS模式 280

6.5.1电缆下载 280

6.5.2利用MAX Ⅱ器件或微处理器作为外部主机配置 286

6.6 JTAG模式 289

6.6.1 Stratix器件配置 290

6.6.2 Arria器件配置 292

6.6.3 Cyclone器件配置 293

6.7 AS模式 298

6.7.1串行配置器件的在系统编程 298

6.7.2配置芯片下载 301

6.8 Quartus Ⅱ编程器的使用方法 306

第7章FPGA设计中的基本问题 309

7.1数的表示方法 309

7.1.1无符号整数 310

7.1.2二进制补码 311

7.1.3无符号小数 311

7.1.4带符号小数的二进制补码 312

7.1.5格雷码 313

7.1.6带符号整数 314

7.1.7偏移二进制补码 314

7.1.8浮点数和块浮点数 315

7.1.9数的定标问题 315

7.2有限字长的影响 316

7.3时钟问题 317

7.3.1全局时钟 317

7.3.2门控时钟 317

7.3.3多级逻辑时钟 320

7.3.4行波时钟 321

7.3.5多时钟系统 322

7.3.6时钟网络问题 324

7.4时序参数 325

7.5冒险现象 326

7.6清零和置位信号 329

7.7信号的延时 329

7.8信号的歪斜 331

7.9流水线操作 333

7.10电路结构与速度之间的关系 335

7.11器件结构与处理算法的匹配 337

7.12器件加密 338

7.13设计文档 339

第8章FPGA电路设计实例 340

8.1 m序列产生器 340

8.2任意序列产生器 343

8.3数字相关器 345

8.4汉明距离的电路计算 348

8.4.1计数法 349

8.4.2逻辑函数法 350

8.4.3查找表法 350

8.4.4求和网络法 350

8.4.5组合应用 351

8.5交织编码器 355

8.5.1交织编码的原理 355

8.5.2利用移位寄存器实现交织编码 356

8.5.3利用存储器实现交织编码 358

8.6直接数字频率合成 361

8.7奇偶数分频器 366

8.8串并/并串变换器 370

8.9利用IP Core实现FFT和IFFT变换 372

8.10线性时不变FIR滤波器 376

8.11二进制相移键控（BPSK）调制器与解调器设计 382

8.11.1 BPSK原理 382

8.11.2 CPSK调制器VHDL设计 384

8.11.3 CPSK解调器VHDL设计 386

8.11.4 DPSK调制器VHDL设计 388

8.11.5 DPSK解调器VHDL设计 390

8.12数字基带信号传输码型发生器设计 391

8.12.1常见的几种基带码 391

8.12.2基带码发生器方框图及电路符号 394

8.12.3基带码发生器VHDL程序与仿真 395

附录A文件的后缀 398

附录B相关网址检索 403

参考文献 405