Intel 386 SL SuperSet系统设计指南 上PDF电子书下载

第一章 SL超级套片概论 1

1.1现代个人计算机技术的挑战 1

1.2 SL超级套片 1

目录 1

1.3一种新的PC产品 2

第二章 SI套片的体系结构 3

2.1系统功能划分 3

2.1.1 Intel 386 SL CPU 4

2.1.2 82360 SL 5

2.1.3外部存贮器阵列 5

2.2 Intel 386 SL系统设计选项 5

2.2.1主存贮器系统 5

2.2.1.2 DRAM主存 6

2.2.1.3存贮器系统大小设置及控制机制 6

2.2.1.1 SRAM主存 6

2.2.2高速缓冲存贮器（Cache）系统 7

2.2.2.1 Cache配置选项 7

2.2.3支持Flash盘 7

2.2.4系统和源管理选项 7

2.3系统总线 9

2.4引脚说明 10

第三章 Intel 386 SL CPU与82360 SL接口 11

3.1 Intel 386 SL CPU与82360 SL接口信号 11

3.2 SL套片复位 13

3.2.1系统复位 13

3.2.2 CPU复位 15

3.2.3恢复复位 16

3.3 SL套片时钟 16

4.1.1 DRAM或SRAM局部存贮器配置 19

4.1 SL SuperSet内存控制器功能 19

第四章 内存接口 19

4.1.2内存访问控制 20

4.1.3 EMS映象器 20

4.1.3.1内部EMS支持 20

4.1.3.2外部EMS支持 20

4.1.4阴影内存支持 21

4.1.5翻转内存支持 21

4.1.6内存映象优先级 22

4.1.7自动内存块和容量大小的允许 22

4.1.8节 能支持 22

4.2局部DRAM接口 23

4.2.1局部DRAM功能 23

4.2.1.1 DRAM体和大小支持 23

4.2.1.2多体配置的页交叉存取 24

4.2.1.3高速快页模式、快页模式和页模式DRAM支持 25

4.2.1.4节 能刷新选项 26

4.2.1.4.1在触发刷新频型的RAS#之前的CAS#刷影 26

4.2.1.4.2挂起刷新 26

4.2.1.4.3可编程刷新率 27

4.2.1.5奇偶校验支持 27

4.2.2 DRAM信号总结 27

4.2.3 DRAM总线周期 29

4.2.3.4内存读周期 29

4.2.3.2内存写周期 31

4.2.3.3刷新周期 31

4.2.4 DRAM主存设计选项 31

4.2.4.1内存体和DRAM频型考虑 32

4.2.4.1.1 内存卡 32

4.2.4.1.2机器类型 34

4.2.4.3内存控制器驱动能力 38

4.2.4.2有一个cache的DRAM子系统 38

4.2.4.4建议用阻尼电阻 39

4.2.5 DRAM定时 39

4.3局部SRAM接口 39

4.3.1局部SRAM特征 39

4.3.2 SRAM信号总结 40

4.3.3 SRAM总线周期 40

4.3.3.1页模式访问 40

4.3.3.2 SRAM读周期 41

4.3.3.3 SRAM写周期 41

4.3.4 SRAM主存设计选项 42

5.1 SL SuperSet Cache控制器特性 44

第五章 Cache接口 44

5.1.1 Cache容量选项 45

5.1.2 Cache映象选项 45

5.1.2.1直接映象 45

5.1.2.2 2路组联想映象 45

5.1.2.3 4路组联想映象 45

5.1.3片内标志RAM 45

5.1.4 Cache的一致性 48

5.1.4.1 Cache写入时同时写入主存 48

5.1.4.2 Non—Cacheable地区域 49

5.1.4.2.1局部存贮器及存贮器映象的I/O 49

5.1.4.2.2 Shadow存贮器 49

5.1.4.2.3 I/O空间 49

5.1.4.2.8 Flash盘接口 50

5.1.4.2.7 ISA滑动窗口 50

5.1.4.3总线监听（Bus Snooping） 50

5.1.4.2.9辅助图形帧缓冲器 50

5.1.4.2.6系统管理RAM（SM—RAM） 50

5.1.4.2.5自动Non—Cached存贮区域 50

5.1.4.2.4外部EMS卡 50

5.1.4.4 Cache清洗（Cache Flushing） 51

5.1.5节 省系统功耗 51

5.1.6可编程的Cache选项 51

5.2 Cache接口信号 51

5.3.1Cache读命中周期 52

5.3 Cache总线操作 52

5.3.2Cache读未命中周期 53

5.3.3 Cache写命中周期 53

5.4 Cache硬件选项 54

第六章 数学协处理器接口 56

6.1 MCP接口特点 56

6.2 MCP接口信号 56

6.3 MCP总线操作 57

7.1 ISA总线接口特性 60

第七章 ISA总线接口 60

7.2 ISA总线信号 61

7.3 ISA总线周期 64

7.3.1存贮器读周期 64

7.3.2存贮器写周期 66

7.3.3 I/O读周期 66

7.3.4 I/O写周期 68

7.3.5中断周期 69

7.3.6 DMA周期 71

7.3.7外部总线主控器周期 74

7.3.8刷新周期 75

第八章 外围设备接口总线 78

8.1 PI总线特性 78

8.1.1 PI总线的总线超时 79

8.2 PI总线信号 79

8.3.1 PI总线偶地址写周期 81

8.3.2 PI总线偶地址读周期 81

8.3 PI总线操作 81

8.3.3 PI总线16位奇地址读和写数据传送 83

8.3.4在PI总线上对8位设备进行16位读和写数据传送 83

8.3.5外部总线主控器周期 84

8.4 Flash盘接口描述 85

8.5设计说明 85

第九章 X总线接口 87

9.1 X总线特性 87

9.2 X总线信号 88

9.3 X总线操作 89

9.4 X总线设备 90

9.4.1 BIOS ROM 90

9.4.1.1 BIOS ROM特性 90

9.4.1.1.1 BIOS EPROM容量 91

9.4.1.1.3系统ROM地址上的系统适配卡ROM 92

9.4.1.1.2视频BIOS映象 92

9.4.1.1.4 Flash EPROM及常规EPROM 93

9.4.1.1.5可编程EPROM等待状态 93

9.4.1.1.6 8位或16位BIOS 94

9.4.1.1.7 BIOS影象 94

9.4.1.2 BIOS ROM信号 94

9.4.1.3 EPROM总线周期 96

9.4.1.4 BIOS ROM硬件选项 96

9.4.1.4.1 BIOS ROM类型 96

9.4.1.4.2 BIOS ROM速度 97

9.4.1.4.3 8位或16位BIOS数据总线 98

9.4.2键盘控制器 98

9.4.2.1 SL SuperSet键盘控制特性 99

9.4.2.2键盘控制信号 99

9.4.2.3键盘控制设计选项 99

9.4.3.1 SL SuperSet软盘控制特性 100

9.4.3软盘控制器（FDC） 100

9.4.3.2软盘控制信号软盘控制信号 100

9.4.2.3.1 Intel 8042 100

9.4.2.3.3未用集成电路（ASIC） 100

9.4.2.3.2 Intel 8742 100

9.4.3.3软盘控制设计选项 101

9.4.3.3.1 Intel 82077 AA 101

9.4.3.3.2 ISA总线插入式软盘控制卡 101

9.4.3.4软盘控制设计说明 101

第十章 硬盘总线接口 102

10.1硬盘接口特性 102

10.2硬盘接口信号 102

10.3硬盘总线周期 104

10.4硬盘硬件选项 104

10.4.1直接IDE硬盘接口 104

10.4.3硬盘降低功耗 106

10.4.2缓冲IDE硬盘接口 106

10.4.4 ISA总线插入／或硬盘子系统 108

第十一章 串行口的接口 110

11.1串行口的接口特性 110

11.2串行口的接口信号 110

11.3串行口操作 111

11.3.1 串行口设计选项 111

11.3.2串行口缓冲选项 112

11.3.3挂起期间保持调制解调器有效 112

第十二章 并行口的接口 114

12.1并行口的接口特性 114

12.2并行口信号 115

12.3并行口操作 116

12.5.2并行口缓冲 117

12.5.1扩展卡（Add_on Card） 117

12.5并行口设计选项 117

12.4快速并行口操作 117

12.5.3引出脚 118

第十三章 实时时钟接口 119

13.1 RTC接口特性 119

13.2 RTC接口信号 121

13.3 RTC总线周期 123

13.3.1内部RTC总线周期 123

13.3.2外部RTC总线周期 124

13.3.3扩展CHOS RAM访问 125

13.4 RTC设计选项 125

13.5 RTC设计注意事项 126

第十四章 系统和电源管理 127

14.1 SL SuperSet电源管理功能 127

14.1.1 自动全局备用控制 128

14.1.2挂起和恢复控制 129

14.1.2.2 0伏特挂起／恢复 130

14.1.2.1 5伏特挂起／恢复 130

14.1.2.3 3V WELL 131

14.1.2.4 82360 SL电源状态总结 132

14.1.2.5 3V寄存器影象 132

14.1.3系统管理中断 132

14.1.3.1 SMM扩展限制 133

14.1.4时钟控制 134

14.1.5 设备和系统掉电控制 134

14.1.6系统管理RAM 135

14.1.7电池报警信号 135

14.2系统和电源管理信号 135

14.3电源管理硬件选项 138

14.3.1 系统管理 138

14.3.1.1内存子系统SM—RAM 138

14.3.1.2.1 32KB外部SM.RAM 139

14.3.1.2外部SM—RAM 139

14.3.1.2.2 64KB SM.RAM 140

14.3.1.2.3 SM.RAM电池备份选项 141

14.3.2时钟控制 141

14.3.3设备掉电 142

14.3.3.1软件备用控制 142

14.3.3.2备用或输出允许控制 142

14.3.3.3电源板控制 142

14.3.3.3.1用继电器实现电源控制 142

14.3.3.3.2用晶体管进行电源控制 143

14.3.3.4设备掉电选项控制 144

14.3.4系统掉电 145

14.3.5挂起／恢复按钮 145

15.1.2退耦电容器 147

15.1.1电源和接地板 147

15.1 电源和接地要求 147

第十五章 系统设计和调试 147

15.2高频设计考虑 148

15.2.1线路终止法 148

15.2.1.1串行终止法 149

15.2.2 干扰 150

15.2.3 Latchup 150

15.3调试指南 151

15.3.1简单诊断程序 151

15.3.2增量式建立和调试一个系统 151

15.3.3板上在线仿真（ONCE） 152

15.3.3.1 ICE 386 SL仿真器设计考虑 152

1．附录A——Intel 386 SL CPU和82360 SL 154

2．附录B——Intel 386 SL微处理器和SL SuperSet 161

3．附录C——定时器和扬声器的接口 167