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第一章数制与编码 1

引言 1

1.1进位计数制与数制转换 1

1.1.1进位计数制及其表示 1

目 录 1

1.1.2数制转换 4

1.2带符号二进制数的代码表示 12

1.2.1原码 12

1.2.2反码 14

1.2.3补码 15

1.2.4原码、反码和补码 18

之间的转换 18

1.2.5溢出的判断和变形码 20

1.3.1十进制数的二进制编码 22

1.3常用的其他编码 22

1.3.2字符代码 24

1.3.3可靠性编码 26

小结 34

习题 34

第二章布尔代数基础 37

引言 37

2.1布尔代数的基本概念 37

2.1.1布尔变量及其基本运算 37

2.1.2布尔函数及其表示方法 39

2.1.3布尔函数的“相等”概念 40

2.2布尔代数的公式、定理和规则 41

2.2.1布尔代数的基本公式 41

2.2.2布尔代数的主要定理 42

2.2.3布尔代数的重要规则 44

2.3布尔函数的基本形式 45

2.3.1函数的“积之和”与“和之积”表示形式 45

2.3.2函数的“标准积之和”与“标准和之积”表示形式 46

2.4不完全确定的布尔函数 50

2.5布尔函数的化简 52

2.5.1代数化简法 52

2.5.2卡诺图化简法 54

2.5.3列表化简法（Q-M法） 62

小结 69

习题 70

第三章组合逻辑电路的分析和设计 74

引言 74

3.1常用逻辑门的图形符号 74

3.2布尔函数的实现 75

3.2.1用与非门实现布尔函数 76

3.2.2用或非门实现布尔函数 76

3.2.3用与或非门实现布尔函数 77

3.3组合逻辑电路的分析 78

3.4组合逻辑电路的设计 80

3.5常用组合逻辑电路 84

3.5.1加法器 84

3.5.2十进制数字的七段显示 92

3.5.3代码转换电路 96

3.6二进制译码器 98

3.6.1二进制译码器的功能和组成 98

3.6.2用中规模集成译码器 100

进行设计 100

功能和组成 102

3.7多路选择器 102

3.7.1多路选择器的逻辑 102

3.7.2用多路选择器进行逻辑设计 103

3.8多路分配器 107

3.9组合逻辑电路中的险态 109

小结 112

习题 112

第四章同步时序电路 115

引言 115

4.1时序电路与时序机 115

4.1.1时序电路的结构和特点 116

4.1.2时序机的定义 117

4.1.3时序机的状态表和状态图 117

4.2触发器 119

4.1.4完全定义机和不完全定义机 119

4.2.1 RS触发器 120

4.2.2JK触发器 121

4.2.3 T触发器 122

4.2.4 D触发器 122

4.3同步时序电路的分析与设计 123

4.3.1建立原始状态表 124

4.3.2状态表的化简 126

4.3.3状态分配 136

4.3.4确定激励函数和输出函数 139

4.3.5分析与设计举例 142

4.4常用的同步时序电路 148

4.4.1寄存器 148

4.4.2计数器 150

4.4.3节拍信号发生器 153

小结 158

习题 158

第五章异步时序电路 163

引言 163

5.1异步时序电路的结构和描述 164

5.1.1异步时序电路的结构模型 164

和特点 164

5.1.2异步时序电路的描述方法 165

——流程表 165

5.1.3异步时序电路的类型 166

5.2脉冲异步时序电路的分析与设计 167

5.3电平异步时序电路的分析与设计 170

5.3.1建立原始流程表 171

5.3.2流程表的简化 174

5.3.3流程表的状态分配 175

*5.3.4电平异步时序电路的险态 181

5.3.5分析与设计举例 182

小结 189

习题 189

第六章简单可编程逻辑器件及其应用 192

引言 192

6.1概述 193

6.1.1可编程逻辑器件的发展历史 193

6.1.2可编程逻辑器件中的编程 194

元件 194

6.1.3可编程逻辑器件的分类 195

6.1.4 PLD的基本结构 196

6.1.5 PLD的逻辑表示法 197

6.2可编程只读存储器PROM 198

6.1.6常用PLD器件的比较 198

6.2.1 PROM基本结构和工作原理 199

6.2.2采用PROM的组合逻辑设计 201

6.3可编程逻辑阵列PLA 202

6.4可编程阵列逻辑PAL 207

6.5通用阵列逻辑GAL 212

6.6简单PLD设计方法及步骤 219

6.6.1 PLD器件的设计步骤 219

6.6.2可编程器件设计软件简介 221

6.6.3可编程逻辑器件设计举例 224

小结 230

习题 231

7.1基本概念 235

7.1.1数字系统的定义 235

第七章数字系统设计基础 235

引言 235

7.1.2数字系统的优点 237

7.1.3数字系统的模型与结构 237

7.2数字系统的设计 239

7.2.1数字系统的实现途径 239

7.2.2数字系统的设计过程 241

7.2.3数字系统辅助设计工具 242

7.3数字系统设计的发展趋势 242

7.4后续章节内容与使用建议 243

小结 243

习题 244

8.1.1设计的表示 245

8.1基本概念 245

第八章数字系统的设计 245

引言 245

8.1.2设计的抽象层次 247

8.1.3结构化设计 249

8.1.4设计窗口与设计空间 251

8.2需求分析 251

8.2.1需求分析的主要内容 251

8.2.2需求分析报告 252

8.2.3实例 253

8.3系统设计 254

8.3.1基于通用微处理器/DSP的 254

设计过程 254

8.3.2基于集成电路的设计过程 256

8.3.4基于ASIC的设计过程 259

8.3.3基于可编程逻辑器件的 259

设计过程 259

8.4系统实现 260

8.5数字系统的测试和可测试性设计 261

8.5.1数字系统的测试 262

8.5.2可测性设计 264

小结 269

习题 269

第九章复杂可编程逻辑器件 271

FPGA/CPLD 271

引言 271

9.1概述 271

9.2.1概述 273

9.2 CPLD的结构特点 273

9.2.2 Altera MAX7000系列CPLD的 274

结构特点 274

9.2.3应用实例 279

9.3 FPGA的结构特点 280

9.3.1概述 280

9.3.2Xilinx SpartanⅡ系列FPGA的 281

结构特点 281

9.3.3应用实例 288

小结 288

习题 289

引言 290

10.1概述 290

第十章VerilogHDL语言 290

10.2一个数字系统实例及其VerilogHDL语言描述 292

10.3信号 295

10.4模块体的描述 299

10.5行为级描述 311

10.5.1变量和参数 312

10.5.2行为级描述基础 313

10.5.3复杂语句 314

10.5.4时序控制 317

10.5.5事件控制 318

10.6其他的VerilogHDL语言结构 320

10.6.1函数和任务 320

10.6.2 VerilogHDL系统函数和系统任务 321

10.6.3VerilogHDL预编译指令 323

10.7可综合性设计 324

10.8测试环境（Testbench）设计 327

*10.9 VerilogHDL设计高级专题 328

10.9.1寄存器 328

10.9.2多时钟域 331

10.9.3同步复位与异步复位 333

10.9.4 VerilogHDL语言的描述风格 336

小结 338

习题 338

第十一章用VerilogHDL语言设计 340

数字电路 340

引言 340

11.1组合逻辑电路设计和描述 340

11.1.1组合逻辑电路基本特征 340

11.1.2实例1：多路数据选择器 340

11.1.3实例2：加法器 341

11.1.4实例3：译码器 342

11.2时序逻辑电路设计和描述 344

11.2.1时序逻辑电路的基本特征 344

11.2.2有限状态机的设计 344

11.2.3实例1：寄存器 347

11.2.4实例2：移位器 348

11.3一个简单的8位CPU系统设计 349

11.3.1 KD-CPU简介 349

11.3.2 KD-CPU的VerilogHDL 352

描述 352

11.3.3 KD-CPU的实现 369

小结 372

习题 372

附录 Verilog HDL语言语法参考 374

参考文献 395