高性能，低功耗，高可靠 三维集成电路设计PDF电子书下载

第一部分 高性能低功耗三维集成电路设计 3

第1章 三维集成电路的硅通孔布局 3

1.1 引言 3

1.2 研究现状 5

1.3 基础知识 5

1.3.1 三维集成电路设计 6

1.3.2 最大允许硅通孔数 7

1.3.3 最小硅通孔数 9

1.3.4 线长和硅通孔数的折衷 10

1.4 三维集成电路物理设计流程 10

1.4.1 划分 11

1.4.2 硅通孔插入和布局 12

1.4.3 布线 13

1.5 三维全局布局算法 14

1.5.1 力驱动布局简介 14

1.5.2 三维布局算法简介 15

1.5.3 三维集成电路中的单元布局 15

1.5.4 硅通孔位置原理中硅通孔的预布局 16

1.5.5 三维节点的线长计算 17

1.6 硅通孔分配算法 18

1.6.1 硅通孔分配算法的最佳解 18

1.6.2 基于MST的硅通孔分配 19

1.6.3 基于布局的硅通孔分配 21

1.7 实验结果 22

1.7.1 线长和运行时间比较 22

1.7.2 金属层和硅面积比较 25

1.7.3 线长和硅通孔数折衷 25

1.7.4 线长，管芯面积和管芯数折衷 25

1.7.5 硅通孔协同布局与硅通孔位置对照 27

1.7.6 硅通孔尺寸影响 30

1.7.7 时序和功耗比较 30

1.8 结论 32

参考文献 32

第2章 三维集成电路斯坦纳布线 35

2.1 引言 35

2.2 研究现状 37

2.3 基础知识 38

2.3.1 问题表述 38

2.3.2 研究方法简介 39

2.4 三维斯坦纳树构建 39

2.4.1 算法简介 39

2.4.2 计算连接点和硅通孔位置 41

2.4.3 延时方程优化 43

2.5 采用硅通孔重布局进行三维树精化 44

2.5.1 算法简介 44

2.5.2 可移动范围 45

2.5.3 简化热分析 45

2.5.4 非线性规划 46

2.5.5 整数线性规划 48

2.5.6 快速整数线性规划 49

2.6 实验结果 50

2.6.1 实验参数 50

2.6.2 树构建结果 51

2.6.3 延时和线长分布 52

2.6.4 硅通孔重布局结果 52

2.6.5 硅通孔尺寸和寄生效应影响 56

2.6.6 键合类型影响 58

2.6.7 两管芯和四管芯叠层比较 59

2.7 结论 61

附录 62

参考文献 63

第3章 三维集成电路的缓冲器插入 65

3.1 引言 65

3.2 问题定义 66

3.3 研究动机实例 67

3.4 延时和转换时间模型 68

3.4.1 目标三维集成电路和硅通孔结构 68

3.4.2 门延时和转换时间模型 68

3.4.3 节点延时和转换时间模型 70

3.5 三维Ginneken算法 70

3.6 自底向上转换时间传导动态规划 71

3.6.1 沉节点产生方法 72

3.6.2 时钟转换时间分级和裁剪 73

3.6.3 融合方法 75

3.6.4 缓冲器插入 76

3.6.5 多解跟踪 77

3.7 三维集成电路设计方法 77

3.8 实验结果 79

3.8.1 缓冲器插入结果 79

3.8.2 延时柱状图 80

3.8.3 硅通孔电容影响 81

3.8.4 关键路径分析 81

3.9 结论 85

参考文献 86

第4章 三维集成电路的低功耗时钟布线 87

4.1 引言 87

4.2 研究现状 89

4.3 基础知识 89

4.3.1 三维时钟网络的电学和物理模型 89

4.3.2 问题描述 90

4.4 三维时钟树综合 91

4.4.1 简介 91

4.4.2 三维抽象树产生 91

4.4.3 转换驱动缓冲和插入 94

4.5 三维MMM算法扩展 96

4.6 实验结果 99

4.6.1 模拟设置 99

4.6.2 硅通孔数和寄生电容的影响 99

4.6.3 穷举搜索结果 101

4.6.4 3D-MMM-ext算法结果 102

4.6.5 低转换时间三维时钟布线 108

4.6.6 电源电压等比例 110

4.6.7 与现有工作的比较 111

4.7 结论 112

参考文献 112

第5章 三维集成电路的电源分配网络设计 114

5.1 引言 114

5.2 研究现状 115

5.3 P/G硅通孔对三维集成电路版图的影响 116

5.4 不规则电源/地硅通孔布局算法 118

5.4.1 串联电阻等效电路 118

5.4.2 P/G硅通孔布局等效电路模型 119

5.4.3 不规则P/G硅通孔布局算法 120

5.4.4 验证方法 122

5.5 电源/地硅通孔布局结果 122

5.5.1 二维设计和三维设计的IR-压降分析结果 123

5.5.2 三维P/G网络拓扑对IR-压降的影响 124

5.5.3 不规则P/G硅通孔布局算法 126

5.6 硅通孔RC变化 126

5.6.1 硅通孔电阻变化 127

5.6.2 硅通孔电容变化 127

5.6.3 验证方法 128

5.7 验证分析结果 128

5.7.1 硅通孔RC变化范围的影响 129

5.7.2 变化源数目的影响 130

5.7.3 C4凸点数目的影响 130

5.7.4 硅通孔尺寸的影响 131

5.8 结论 132

参考文献 133

第6章 键合前可测性三维时钟布线 134

6.1 引言 134

6.2 研究现状 135

6.3 基础知识 136

6.3.1 三维抽象树产生 136

6.3.2 三维MMM算法和键合前测试 137

6.4 问题描述和术语 137

6.5 键合前可测性时钟布线 138

6.5.1 简介 138

6.5.2 硅通孔-缓冲器插入 139

6.5.3 冗余树插入 141

6.5.4 综合 142

6.5.5 多管芯扩展 143

6.6 线长和转换时间控制缓冲 144

6.6.1 采用时钟缓冲器进行线长平衡 144

6.6.2 采用时钟缓冲器进行转换速率控制 144

6.7 实验结果 145

6.7.1 硅通孔-缓冲器和TG模型验证 146

6.7.2 取样树和波形 147

6.7.3 线长、偏斜和功耗结果 148

6.7.4 与单硅通孔方法的比较 149

6.7.5 硅通孔上限对功耗的影响 152

6.7.6 硅通孔-缓冲器插入的影响 153

6.7.7 时钟源位置的影响 154

6.7.8 缓冲器负载约束对功耗和转换时间的影响 154

6.7.9 硅通孔电容的影响 159

6.7.10 硅通孔上限和电容的影响 159

6.7.11 与现有工作的比较 162

6.8 结论 162

参考文献 163

第二部分 三维集成电路设计中的电可靠性 167

第7章 硅通孔-硅通孔耦合分析与优化 167

7.1 引言 167

7.2 研究现状 168

7.3 硅通孔致耦合模型 168

7.3.1 硅通孔致耦合源 168

7.3.2 硅通孔-硅通孔耦合模型 169

7.4 全芯片信号完整性分析 171

7.4.1 全芯片三维信号完整性分析流程 171

7.4.2 设计和分析结果 171

7.5 硅通孔-硅通孔耦合减小 173

7.5.1 为什么硅通孔间距不是有效的 173

7.5.2 屏蔽硅通孔以减小耦合 174

7.5.3 插入缓冲器以减小耦合 177

7.5.4 综合比较 179

7.6 结论 180

参考文献 180

第8章 硅通孔电流聚集效应和电源完整性 181

8.1 引言 181

8.2 研究现状 182

8.3 三维集成电路中的电流聚集效应 183

8.3.1 硅通孔中的电流密度分布 183

8.3.2 电源线-硅通孔界面 184

8.3.3 硅通孔直径与导线厚度比 184

8.3.4 电流聚集对IR电压降的影响 186

8.4 硅通孔电流聚集建模 186

8.4.1 硅通孔模型的三维电阻网络 187

8.4.2 转换区建模 188

8.4.3 模型准确度 188

8.4.4 XY网格尺寸的影响 190

8.4.5 芯片级PDN电路模型 190

8.5 实验结果 191

8.5.1 芯片级噪声分析 191

8.5.2 硅通孔网格尺寸的影响 194

8.5.3 硅通孔和C4偏移的影响 194

8.5.4 电源线密度的影响 196

8.5.5 硅通孔和C4数量的影响 197

8.5.6 硅通孔直径的影响 197

8.5.7 大规模三维PDN中的电源完整性问题 197

8.6 结论 200

参考文献 200

第9章 连线-硅通孔界面原子浓度建模 202

9.1 引言 202

9.2 研究现状 203

9.3 基础知识 204

9.3.1 平均失效时间 204

9.3.2 晶粒和晶粒边界 204

9.4 建模方法和设置 205

9.4.1 电迁移方程 205

9.4.2 原子通量和原子通量散度 206

9.4.3 激活能和原子浓度的影响 207

9.4.4 电流的影响 207

9.4.5 热和应力的影响 208

9.4.6 模型设置 208

9.5 实验结果 209

9.5.1 电流聚集的影响 209

9.5.2 电流方向和密度的影响 213

9.5.3 温度的影响 214

9.5.4 晶粒大小的影响 215

9.5.5 激活能的影响 216

9.6 结论 216

参考文献 217

第三部分 三维集成电路设计中的热可靠性 221

第10章 三维集成电路的多目标结构布局 221

10.1 引言 221

10.2 研究现状 223

10.3 仿真基础架构 223

10.3.1 微结构模型 223

10.3.2 动态功耗模型 224

10.3.3 泄漏功耗模型 224

10.3.4 热模型 225

10.3.5 整体设计流程 226

10.4 二维微结构布局 227

10.4.1 基于LP的二维布局 227

10.4.2 随机细化 230

10.5 三维布局扩展 231

10.5.1 结构仿真的三维扩展 231

10.5.2 垂直覆盖优化 232

10.5.3 键合驱动层次划分 232

10.5.4 基于LP的三维布局 234

10.5.5 三维随机细化 235

10.6 实验结果 235

10.6.1 实验设置 235

10.6.2 与已有三维布局的比较 235

10.6.3 布局结果 236

10.6.4 优化方法比较 239

10.6.5 结构分析 241

10.6.6 保真度研究 243

10.7 结论 245

参考文献 245

第11章 三维集成电路的热驱动门级布局 248

11.1 引言 248

11.2 研究现状 248

11.3 研究动机 249

11.4 评估流程 250

11.4.1 三维集成电路的功耗分析 250

11.4.2 GDSII级热分析 251

11.5 全局三维布局算法 253

11.5.1 设计流程 254

11.5.2 力导向的三维布局 254

11.5.3 硅通孔分布和对准 255

11.6 热耦合布局 256

11.6.1 单元移动 257

11.6.2 硅通孔移动 259

11.6.3 力平衡 260

11.7 实验结果 261

11.7.1 硅通孔密度均匀度的影响 262

11.7.2 与现有工作的比较 263

11.7.3 功耗和热图 265

11.7.4 温度与线长折中 265

11.7.5 运行时间结果 267

11.8 结论 268

参考文献 268

第12章 采用微流通道实现三维集成电路散热 270

12.1 引言 270

12.2 研究现状 271

12.3 布线资源建模 272

12.3.1 信号互连 272

12.3.2 电源互连 274

12.3.3 热互连 275

12.4 设计和分析流程 276

12.4.1 三维物理设计总览 276

12.4.2 电源噪声分析 278

12.4.3 T-硅通孔情形的热分析 278

12.4.4 MFC情形的热分析 279

12.5 实验设计 280

12.5.1 经典实验 280

12.5.2 改进实验 281

12.5.3 寻找最佳响应模型 281

12.5.4 使用响应表面模型进行优化 282

12.6 实验结果 283

12.6.1 实验设置 283

12.6.2 二维和三维集成电路设计比较 284

12.6.3 T-硅通孔与MFC散热比较 285

12.6.4 每次改变一个输入因子 286

12.6.5 经典实验 288

12.6.6 改进实验：T-硅通孔情形 290

12.6.7 改进实验：MFC情形 293

12.6.8 与梯度搜索的比较 297

12.6.9 讨论 298

12.7 结论 298

参考文献 299

第四部分 三维集成电路设计的机械可靠性 303

第13章 三维集成电路的机械可靠性分析和优化 303

13.1 引言 303

13.2 详细的基准建模 304

13.2.1 三维FEA模拟 305

13.2.2 硅通孔衬层和焊盘的影响 306

13.2.3 铜扩散阻挡层的影响 306

13.2.4 应力影响区 309

13.2.5 硅的各向异性 311

13.3 全芯片可靠性分析 312

13.3.1 线性叠加原理 313

13.3.2 多个硅通孔的应力分析 313

13.3.3 机械可靠性分析 313

13.3.4 线性叠加原理的验证 314

13.3.5 各向异性硅的处理 315

13.3.6 线性叠加法的局限性 317

13.3.7 全芯片分析流程 319

13.3.8 算法的可扩展性 320

13.4 实验结果 321

13.4.1 综合比较 322

13.4.2 硅通孔间距的影响 325

13.4.3 硅通孔相对方向的影响 325

13.4.4 硅通孔大小的影响 327

13.4.5 焊盘尺寸的影响 327

13.4.6 衬层厚度的影响 328

13.4.7 芯片工作温度的影响 329

13.4.8 模块级三维设计的可靠性 330

13.4.9 硅通孔重布局的影响 331

13.4.10 各向同性和向异性硅的比较 332

13.5 结论 332

参考文献 332

第14章 机械应力对三维集成电路时序变化的影响 334

14.1 引言 334

14.2 研究现状 335

14.3 基础知识 336

14.3.1 硅通孔/STI致机械应力 336

14.3.2 应力对迁移率变化的影响 337

14.4 设计方法 339

14.5 硅通孔致应力下的迁移率变化 340

14.5.1 单个硅通孔下迁移率的变化 340

14.5.2 多个硅通孔下迁移率的变化 342

14.6 STI致应力下的迁移率变化 344

14.7 硅通孔和STI致应力同时作用下的迁移率变化 348

14.8 机械应力下全芯片三维时序分析 351

14.8.1 三维集成电路的时序分析 351

14.8.2 迁移率变化下时序库的建立 352

14.9 实验结果 354

14.9.1 全芯片迁移率变化图 354

14.9.2 全芯片时序分析结果 354

14.9.3 布局优化结果 358

14.9.4 硅通孔直径对时序的影响 361

14.10 结论 364

参考文献 364

第15章 三维集成电路机械应力的芯片/封装协同分析 366

15.1 引言 366

15.2 研究动机 367

15.3 三维集成电路/封装应力模型 369

15.3.1 应力张量和冯·米塞斯准则 369

15.3.2 三维集成电路/封装的模拟结构 370

15.3.3 管芯叠层的影响 371

15.3.4 衬底厚度的影响 372

15.3.5 多管芯叠层的影响 373

15.3.6 各向同性和各向异性硅特性比较 374

15.3.7 硅通孔和凸点对准的影响 374

15.4 全芯片/封装协同分析 376

15.4.1 横向和纵向的线性叠加 376

15.4.2 全芯片/封装应力分析流程 378

15.4.3 LVLS验证 378

15.4.4 全芯片/封装分析算法 379

15.5 实验结果 381

15.5.1 封装凸点和微凸点的影响 382

15.5.2 凸点大小的影响 383

15.5.3 硅通孔大小的影响 384

15.5.4 间距的影响 385

15.5.5 案例一：宽I/O DRAM 385

15.5.6 案例二：模块级三维集成电路 386

15.6 结论 388

参考文献 388

第16章 应力致时序变化的三维芯片/封装协同分析 390

16.1 引言 390

16.2 研究现状 391

16.3 应力和迁移率变化模型 391

16.3.1 真正的三维芯片/封装应力模型需求 391

16.3.2 压阻效应 393

16.3.3 迁移率变化：二维与三维应力对照 393

16.4 芯片/封装应力对迁移率变化的影响 395

16.4.1 线性叠加原理 395

16.4.2 芯片/封装单元致迁移率变化 397

16.5 芯片/封装应力驱动时序分析 398

16.6 实验结果 400

16.6.1 二维和三维应力对迁移率与时序的影响 400

16.6.2 阻止区尺寸的影响 403

16.6.3 案例：模块级三维设计 405

16.6.4 案例：宽I/O三维设计 406

16.6.5 重要发现和设计准则 408

16.7 结论 409

参考文献 409

第17章 硅通孔界面裂纹分析和优化 411

17.1 引言 411

17.2 基础知识 411

17.2.1 硅通孔界面裂纹 411

17.2.2 能量释放率 412

17.3 硅通孔界面裂纹建模 413

17.3.1 三维有限元分析模拟 414

17.3.2 硅通孔衬层和焊盘的影响 414

17.3.3 硅通孔间距和角度的影响 416

17.3.4 间距和角度的相对重要性 418

17.4 基于DOE的全芯片硅通孔界面裂纹模型 419

17.4.1 设计实验 420

17.4.2 规则硅通孔布局的ERR模型 421

17.4.3 不规则硅通孔布局的ERR模型 422

17.4.4 ERR模型的准确度 424

17.4.5 全芯片分析流程 424

17.5 实验结果 425

17.5.1 阻止区的影响 426

17.5.2 衬层的影响 427

17.5.3 模块级三维设计可靠性 427

17.5.4 总结和重要发现 429

17.6 结论 430

参考文献 430

第五部分 其他论题 433

第18章 利用单片三维集成实现超高密度逻辑设计 433

18.1 引言 433

18.2 研究现状 434

18.3 设计方法 435

18.3.1 库的构建 435

18.3.2 标准单元设计 436

18.3.3 全芯片物理版图 438

18.4 单片三维集成电路中的布线拥塞问题 440

18.5 额外金属层的影响 441

18.5.1 金属层堆叠选择 442

18.5.2 4BM情况中通孔堆叠的RC模型 442

18.5.3 MI-T设计中的延迟和功耗计算 444

18.5.4 仿真结果和讨论 444

18.6 减小金属宽度和间距的影响 447

18.7 器件和互连按比例缩放的影响 451

18.8 结论 453

参考文献 453

第19章 硅通孔按比例缩小对三维集成电路设计性能的影响 454

19.1 引言 454

19.2 基础知识 455

19.2.1 硅通孔的设计开支 455

19.2.2 研究动机 456

19.3 库开发流程 456

19.3.1 总体开发流程 456

19.3.2 互连层 457

19.3.3 标准单元库 458

19.4 45nm、22nm和16nm库的比较 460

19.4.1 门延迟和输入电容 460

19.4.2 互连层 461

19.4.3 全芯片二维设计 462

19.5 全芯片三维集成电路设计和分析方法 462

19.6 实验结果 463

19.6.1 仿真设置 463

19.6.2 对硅面积的影响 465

19.6.3 对线长的影响 467

19.6.4 对性能的影响 468

19.6.5 对功耗的影响 469

19.6.6 对管芯数量的影响 469

19.7 结论 471

参考文献 471

第20章 3D-MAPS：具有堆叠存储器的三维大规模并行处理器 474

20.1 引言 474

20.2 结构设计 475

20.2.1 指令集结构 475

20.2.2 单核结构 476

20.2.3 多核结构 476

20.2.4 片外接口 477

20.3 基准应用 477

20.4 硅通孔和堆叠工艺 479

20.5 3D-MAPS的物理设计 480

20.5.1 3D-MAPS版图概述 480

20.5.2 单核与存储块设计 481

20.5.3 顶层设计和电源传输网络 483

20.6 3D-MAPS的设计评估和验证 485

20.6.1 时序和信号完整性分析 485

20.6.2 功耗和电源噪声分析 487

20.6.3 DRC和LVS 488

20.7 封装和板级设计 489

20.8 管芯照片和测量结果 491

20.9 结论 494

参考文献 494

缩略语 496