个人计算机接口PDF电子书下载

第1章 接口基础 1

1.1 计算机逻辑 1

1.1.1 逻辑记数法 2

1.1.2 十进制和二进制系统的比较 3

1.1.3 二进制状态和逻辑极性 3

1.1.4 数字信号宽度 3

1.1.5 串行和并行数 4

1.1.6 数字开关 4

1.1.7 理想开关 4

1.1.8 手动开关 6

1.1.9 继电器 6

1.2.1.1 NOT(非)运算 7

1.2.1 布尔运算和计算机电路 7

1.2 布尔的遗产 7

1.2.1.2 真值表 8

1.2.1.3 AND(与)运算 8

1.2.1.4 门 9

1.2.1.5 OR(或)运算 10

1.2.2 更复杂的布尔运算 10

1.2.2.1 NAND(或非)运算 11

1.2.2.2 NOR(或非)运算 11

1.2.2.3 EXCLUSIVE OR (异或)运算 12

1.2.2.4 EXCLUSIVE NOR(异或非)运算 13

1.3 非反相缓冲器 13

1.4.2 D触发器 14

1.4.1 RS触发器 14

1.4 触发器 14

1.4.3 JK触发器 15

1.5 数字电路 15

1.5.1 TTL逻辑电平 16

1.5.2 输入和输出电流 16

1.5.3 逻辑极性 17

1.5.4 德·摩根定理 18

1.5.5 TTL输出电路 18

1.6 数字系统 19

1.7 字符代码 22

1.7.1 ASCII 22

1.7.2 控制字符 22

1.7.5 设备控制 23

1.7.3 逻辑通讯控制 23

1.7.4 物理通讯控制 23

1.7.6 字段分隔 24

1.7.7 设置变更控制 24

1.7.8 ASCII变化 24

1.7.8.1 Latin1 24

1.7.8.2 ISO10646 25

1.7.8.3 单码(Unicode) 25

1.7.8.4 Unicode和ISO10646的比较 26

第2章 微处理器接口 28

2.1 微型计算机 28

2.1.1 微处理器部件 28

2.1.3 接口任务 29

2.1.2 微处理器接口 29

2.1.4 微处理器控制信号 30

2.1.5 微处理器总线特征 31

2.1.6 8位微处理器 32

2.1.7 86系列的发展 34

2.1.8 一些历史背景 35

2.1.9 流水线 36

2.2 微处理器总线 37

2.2.1 时序图 38

2.2.2 数据总线操作 38

2.2.3 地址总线操作 38

2.2.5 微处理器I/O技术 39

2.2.4 控制总线操作 39

2.3 微处理器硬件 40

2.3.1 三态驱动门 40

2.3.2 寻址 41

2.3.3 地址译码器 42

2.3.4 输入和输出端口 42

2.3.5 多设备 43

2.3.6 RAM寻址 46

2.3.7 译码技术 46

2.3.9 静态和动态RAM 47

2.3.10 DRAM刷新 48

2.3.11 刷新控制 48

2.3.12 刷新逻辑 48

2.3.13 刷新控制器芯片 49

第3章 32位微处理器 50

3.1 68020微处理器 50

3.2 Cache(高速缓存)基础 52

3.2.1 相联性 52

3.2.2 80386微处理器 53

3.2.3 386特点 53

3.2.4 Cache功能 53

3.2.5 块读取 54

3.2.6 Cache结构 54

3.2.7 性能改进 55

3.2.8 成组相联的Cache 55

3.2.9.2 回写修改 56

3.2.9.1 通写修改 56

3.2.9 Cache更新 56

3.2.9.3 协调性 57

3.3 协处理器 57

3.4 外设芯片 57

3.5 Cache控制器 57

3.6 EISA芯片 58

3.7 MCA芯片 58

3.8 LAN协处理器 58

3.9 时钟发生器 58

3.10 386总线信号 59

3.10.1 总线操作 59

3.10.4 等待状态 61

3.10.5 地址流水线 61

3.10.2 总线操作类型 61

3.10.3 性能指标 61

3.10.6 存储器速度 62

3.10.7 地址锁存和译码 62

3.10.8 数据收发器 62

3.10.9 总线控制 63

3.10.10 刷新周期 63

3.10.10.1 分布刷新 63

3.10.10.2 突发刷新 63

3.10.11 I/O接口 63

3.10.12 地址译码 64

3.10.13 线性片选 64

3.10.15 收发器 65

3.10.14 接口 65

3.10.16 总线控制逻辑 67

3.11 486微处理器 67

3.11.1 片内高速缓冲存储技术 68

3.11.2 浮点单元 68

3.11.3 系统部件 68

3.11.3.1 82596LAN协处理器 68

3.11.3.2 TurboCache模块 69

3.11.3.3 EISA芯片组 69

3.11.4 个人计算机 69

3.11.5 486总线 69

3.11.6 总线周期 70

3.11.9 周期定义和控制信号 71

3.11.8 地址总线和数据总线 71

3.11.7 总线信号 71

3.11.10 总线控制信号 72

3.11.11 中断 73

3.11.12 Cache控制 73

3.11.13 浮点错误 73

3.11.14 486性能指标 73

3.11.15 Cache存储器 74

3.11.16 Cache性能 74

3.11.17 I/O接口 74

3.11.18 8位外设 76

3.11.19 386和486的比较 76

3.12 Pentium 76

3.12.3 信号功能 77

3.12.1 Cache 77

3.12.2 测试功能 77

3.12.4 总线周期 81

3.12.5 486与Pentium之间总线的区别 81

第4章 微型计算机总线 82

4.1 主板 82

4.2 插卡 82

4.3 并行安装 83

4.4 IBM PC总线 83

4.4.1 IBM PC总线引脚 84

4.4.2 总线周期 85

4.4.3 总线控制 85

4.5.1 PC-AT总线信号 87

4.5 PC-AT总线 87

4.4.4 IBM PC总线物理性能 87

4.6 PS/2微通道总线 88

4.6.1 微通道设置 92

4.7 总线仲裁 93

4.8 Apple MacintoshⅡNuBus总线 93

4.8.1 Macintosh卡 94

4.8.2 系统配置 94

4.8.3 NuBus总线特征 95

4.8.4 基本NuBus总线操作 95

4.8.5 周期和事务处理 95

4.8.6 功能信号 95

4.8.9 事务处理 96

4.8.8 插件板尺寸 96

4.8.7 总线传输信号 96

4.8.10 块传输 97

4.8.11 中断 97

4.8.12 仲裁 97

4.8.13 总线锁定 97

4.9 ISA和EISA系统 98

4.9.1 EISA系统 98

4.9.2 EISA芯片 99

4.9.3 系统元件 100

4.9.4 总线体系结构 100

4.9.4.1 主机总线 100

4.9.4.2 EISA总线 100

4.9.5.1 双口 101

4.9.5 存储器控制 101

4.9.4.3 外设总线(X总线) 101

4.9.5.2 可编程状态跟踪器 102

4.9.5.3 仲裁 102

4.9.5.4 调节 102

4.9.5.5 资源监视 103

4.9.5.6 并发切换 103

4.9.5.7 软盘控制器 103

4.9.5.8 微通道芯片 103

4.9.5.9 I/O芯片 104

4.9.5.10 总线接口 104

5.1 外设接口类型 105

5.2 串行接口基础 105

第5章 串行口 105

5.2.1 串行接口标准 107

5.2.2 异步通讯 109

5.3 串行口和并行口 109

5.3.1 端口特征 110

5.3.2 端口识别 110

5.3.3 用MODE命令 111

5.4 RS-232网络 111

5.4.1 混合LAN 112

5.4.2 保密性 112

5.4.3 性能 112

5.5 串行I/O芯片 112

5.5.1 RS-232电平转换器 113

5.5.2 RS-422 115

5.5.3.1 UART芯片 116

5.5.3 接收器/发送器IC 116

5.5.3.2 6850 ACIA 119

5.5.3.3 8250 ACE 122

5.5.3.4 调制解调器状态寄存器 126

5.5.3.5 中断识别寄存器 128

5.5.3.6 INTEL 825IA USART 128

5.5.3.6.1 配置 130

5.5.3.6.2 同步方式 131

5.4 位速率发生器 133

5.5 串行接口工具 133

5.6 82050异步通讯控制器 134

5.6.3 波特率发生器 135

5.6.2 系统接口 135

5.6.1 82050信号 135

5.6.4 中断 136

5.6.5 发送和接收 136

5.6.6 寄存器组 136

5.7 82510异步串行控制器 137

5.7.1 82510信号 138

5.7.2 82510功能块 139

5.7.3 寄存器组 140

5.7.4 中断模式 140

5.7.5 时钟产生 140

5.7.6 发送 140

5.8 82530串行通讯控制器(SCC) 141

5.7.8 接收操作 141

5.7.7 信号交换 141

5.8.1 内部结构 142

5.8.2 异步操作 142

5.8.3 同步操作 143

5.8.4 数据编码 143

5.8.5 波特率发生器 143

5.8.6 锁相环 143

5.8.7 寄存器组 144

5.8.8 数据流 144

5.8.9 中断 144

5.8.10 DMA控制 145

5.8.11 环路方式 145

5.8.12 回应和回送 146

第6章 并行接口 147

6.1 并行接口技术 147

6.2 信号交换技术 147

6.2.1 零线信号交换 148

6.2.1.1 去抖动技术 150

6.2.1.2 键盘到系统板的接口 150

6.2.1.3 键盘扫描器 151

6.2.2 单线信号交换 151

6.2.3 双线信号交换 153

6.3 Centronics并行打印机接口 154

6.3.1 基本操作 155

6.3.2 正常信号交换 156

6.3.3 忙状态信号交换 156

6.4 输入/输出控制技术 157

6.4.1 基本接口 158

6.4.2 片选 159

6.4.3 并行接口的类型 159

6.4.4 使用PIO 161

6.5 可编程接口 161

6.6 8255可编程并行接口(PIA) 162

6.6.1 方式0 163

6.6.2 方式1 164

6.6.2.1 输入信号交换 164

6.6.2.2 输出信号交换 164

6.6.2.3 轮询 164

6.6.4 数字I/O板 165

6.6.3 方式2 165

6.7 IEEE-488总线 166

6.7.1 9914GPIBA适配器芯片 167

6.7.2 寄存器 167

6.7.2.1 地址状态寄存器 168

6.7.2.2 中断条件 168

6.7.2.3 寻址 169

6.7.2.4 辅助命令 169

6.7.3 488缓冲器 171

6.7.4 IEEE-488接口扩展板 171

6.8 磁盘驱动器 175

6.8.1 磁盘 175

6.8.2 软盘驱动器 176

6.8.2.1 驱动器接口 177

6.8.2.2 软盘控制器 178

6.8.2.3 控制器接口 178

6.8.2.4 数据分离器 179

6.8.2.5 写预补偿 180

6.8.2.6 读/写操作 180

6.8.3 硬盘驱动器 180

6.8.3.1 IDE驱动 181

6.8.3.2 接口信号 182

6.8.4 SCSI驱动 182

6.8.4.1 菊花链链接 183

6.8.4.2 命令集 184

6.8.4.3 主机适配器 184

6.8.5 SCIS总线 185

6.8.5.1 SCSI单驱动器协议 186

6.8.5.2 扩展 186

6.8.5.3 多设备SCSI操作 187

6.8.5.4 数据传输 189

6.8.5.4.1 信号交换 189

6.8.5.4.2 状态传输 191

6.8.5.4.3 消息传输 191

6.8.5.4.4 重选 191

6.8.5.5 5380SCSI I/O芯片 191

6.8.6 寄存器 193

6.8.6.1 发送端命令寄存器 193

6.8.6.2 方式寄存器 194

6.8.6.3 目标命令寄存器 194

6.8.6.5 总线和状态寄存器 195

6.8.6.4 选择允许寄存器 195

第7章 模拟量接口 196

7.1 编码技术 196

7.1.1 自然二进制编码 196

7.1.2 双极性码 197

7.1.3 极性 198

7.1.4 符号数值 198

7.1.5 补码 198

7.1.6 移码 199

7.1.7 反码 199

7.2 D/A转换器 199

7.2.1 DAC811 200

7.2.1.1 接口 201

7.4 模/数转换器 203

7.3 位移和增益 203

7.4.1 A/D转换器指标 204

7.4.2 转换器性能 204

7.4.3 ADC674模数转换器 205

7.4.3.1 校准技术 205

7.4.3.2 接口 205

7.4.3.3 启动转换 206

7.4.3.4 读操作 207

7.4.4 数字/电流转换器 207

7.5 多路开关 208

7.5.1 MPC16S模拟量多路开关 208

7.5.2 通道扩展 209

7.5.4 误差 210

7.5.3 多路开关应用 210

7.5.4.1 泄漏 211

7.5.4.2 建立时间 212

7.5.4.3 电荷耦合 212

7.5.4.4 交叉干扰 212

7.5.4.5 降噪声技术 212

7.6 采样保持电路 213

7.6.1 采样保持元件 213

7.6.2 SHC803采样保持器 214

7.6.2.1 缓冲放大器 215

7.6.2.2 控制信号 215

7.6.2.3 负载与接地 216

7.6.3 误差 216

7.7 与PC的接口 217

7.6.3.1 误差原因 217

7.6.3.2 共模误差 217

7.8 典型的数据采集应用 218

7.9 模拟量和数字量I/O接口板 219

7.10 寻址 219

7.11 电阻传感器板 220

7.12 扩展多路开关 220

7.13 A/D板指标 221

7.14 A/D采样速率 221

7.15 4~20毫安系统 222

第8章 接口调度技术 223

8.1 轮询 223

8.2.1 中断操作 225

8.2 中断 225

8.2.3 向量中断 226

8.2.2 多重中断 226

8.2.4 中断类型 227

8.2.5 68000系列中断 227

8.2.6 中断例程 228

8.2.7 高级中断 228

8.2.8 缓冲 228

8.2.9 8259A可编程中断控制器 230

8.2.9.1 中断处理 231

8.2.9.2 中断顺序 232

8.2.9.3 级联 232

8.2.10 EISA采用 233

8.2.9.4 级联缓冲/比较器 233

8.3 直接内存访问技术 234

8.3.1 8237A DMA控制器 234

8.3.1.1 寄存器 235

8.3.1.2 基址和基字计数寄存器 235

8.3.1.3 当前字和当前地址寄存器 235

8.3.1.4 其它寄存器 236

8.3.1.5 特殊的软件命令 236

8.3.1.6 控制块 237

8.3.1.7 DMA操作 237

8.3.1.8 空闲周期 237

8.3.1.9 工作周期 237

8.3.1.11 存储器到存储器传送 238

8.3.1.10 传送类型 238

8.3.1.12 自动初始化 239

8.3.1.13 优先级译码器 239

8.3.1.14 时间压缩 239

8.3.1.15 地址产生 239

第9章 计时 240

9.1 计时电路 240

9.2 分频计数器 240

9.3 8253可编程间隔定时器 241

9.3.1 精度 242

9.3.2 操作方式 242

9.3.3 监视定时器 242

9.4 8254定时器 243

9.3.5 选通方式 243

9.3.4 脉冲和速率发生 243

9.4.1 计数器/定时器I/O板 244

9.4.2 插件接口 245

9.5 6840PTM 245

9.5.1 计数器 246

9.5.2 计数器的工作方式 246

9.6 绝对计时 247

9.6.1 绝对定时时钟 248

9.6.2 MM58174时钟/日历 249

9.6.3 MSM58321时钟/日历 250

9.6.4 146818时钟/日历 250

附录1 1. 词汇表 254

附录2 2. 作者简介 259