微型计算机组成原理PDF电子书下载

第一章 微型计算机组成基础 1

1.1 计算机中数据的表示 1

1.1.1 计算机中数的进位制 1

1.1.2 字符编码 4

1.1.3 带符号数的表示 6

1.1.4 溢出 9

1.1.5 定点数与浮点数 9

1.2 计算机的组成与运行原理 10

1.2.1 体系结构 10

1.2.2 运算器的组成 13

1.2.3 控制器的组成 15

1.2.4 内存储器的组成 18

1.2.5 主机的运行原理 19

1.3 微型计算机的基本结构 20

1.3.1 微处理器的概念 20

1.3.2 总线的基本概念 21

1.3.3 微型计算机的基本结构 21

1.4 微型计算机的基本数据类型 22

1.5 堆栈 23

1.5.1 堆栈的引进和定义 23

1.5.2 堆栈的操作 24

习题一 25

第二章　8086系统结构 27

2.1 8086微处理器的结构 27

2.1.1 8086微处理器的功能结构与指令流水线 27

2.1.2 8086微处理器的存储器分段结构 29

2.1.3 8086的寄存器结构 31

2.2 8086的总线周期 33

2.2.1 8086的时序 33

2.2.2 8086的存储器读周期 33

2.2.3 8086的I/O读周期 36

2.2.4 8086的存储器写周期 36

2.2.5 8086的I/O写周期 37

2.2.6 在总线周期中插入等待时钟 39

2.2.7 空闲时钟周期 40

2.3 8086系统总线的形成 40

2.3.1 8086引脚功能 40

2.3.2 最小模式下系统总线的形成 45

2.3.3 最大模式下系统总线的形成 46

2.4 8088简介 49

习题二 50

第三章　半导体存储器 51

3.1 半导体存储器概述 52

3.1.1 半导体存储器的分类 52

3.1.2 半导体存储芯片的一般结构 53

3.1.3 半导体存储器芯片的主要技术指标 56

3.2 静态随机存取存储器 57

3.2.1 六管静态基本单元电路 57

3.2.2 静态RAM芯片举例 58

3.3 动态随机存取存储器 62

3.3.1 单管动态基本单元电路 62

3.3.2 动态RAM的电路结构 63

3.3.3 动态RAM芯片举例 64

3.3.4 再谈动态RAM的刷新 66

3.4 只读存储器 67

3.4.1 掩模型ROM 67

3.4.2 PROM 68

3.4.3 EPROM 69

3.4.4 EEPROM 71

3.4.5 闪速存储器 72

3.5 半导体存储器与CPU的连接及简单存储器子系统的设计 74

3.5.1 半导体存储器与CPU的连接 74

3.5.2 简单存储器子系统的设计 79

3.5.3 动态RAM与CPU的连接 83

3.6 8086的存储器组织简介 84

3.7 高速缓冲存储器 85

3.7.1 Cache的工作原理 85

3.7.2 主存与Cache的地址映像 90

3.7.3 替换算法 93

3.7.4 Pentium微型计算机Cache结构简介 94

3.8 层出不穷的半导体存储器新技术 95

3.8.1 静态RAM 96

3.8.2 动态RAM 96

3.8.3 专用的半导体存储器 99

习题三 101

第四章　输入输出接口 103

4.1 I/O接口概述 103

4.1.1 I/O接口的主要功能 103

4.1.2 I/O接口的集成化程度 104

4.1.3 I/O接口的典型结构 105

4.2 I/O端口的编址方式 106

4.2.1 存储器统一编址 106

4.2.2 I/O独立编址 106

4.3 I/O指令及高级语言程序对I/O端口的访问 107

4.3.1 I/O指令 107

4.3.2 高级语言程序对I/O端口的访问 109

4.4 输入输出传送方式 110

4.4.1 无条件传送方式 110

4.4.2 查询传送方式 112

4.4.3 中断传送方式 118

4.4.4 DMA传送方式 121

4.4.5 I/O处理机方式 123

4.5 简单输入输出接口的设计 124

4.5.1 CPU或系统总线的I/O接口信号 124

4.5.2 端口地址安排 125

4.5.3 端口地址译码 126

4.5.4 基地址可变 126

4.5.5 端口的设计 127

4.5.6 接口电路设计举例 128

习题四 130

第五章　中断系统 133

5.1 中断的基本概念 133

5.1.1 中断 133

5.1.2 中断系统 133

5.1.3 中断源 134

5.1.4 中断的基本过程 135

5.1.5 中断优先级 135

5.1.6 多重中断（中断嵌套） 135

5.1.7 中断屏蔽 136

5.1.8 可屏蔽中断、不可屏蔽中断、中断允许标志位 136

5.2 中断管理 136

5.2.1 CPU响应中断的条件 136

5.2.2 中断响应 137

5.2.3 中断源识别 138

5.2.4 中断判优 140

5.3 可编程中断控制器8259A 143

5.3.1 8259A的内部结构及引脚信号 143

5.3.2 8259A的工作方式 146

5.3.3 8259A的初始化命令字 149

5.3.4 8259A的初始化编程 151

5.3.5 8259A的操作命令字 152

5.4 PC/AT型微机的中断系统 155

5.4.1 中断向量与中断向量表 156

5.4.2 中断源及外部可屏蔽中断的控制逻辑 156

5.4.3 中断处理过程 160

5.4.4 自编中断服务程序举例 162

习题五 164

第六章　可编程接口芯片 167

6.1 可编程并行输入输出接口8255A 167

6.1.1 8255A的结构 167

6.1.2 8255A的工作方式概述 170

6.1.3 8255A的控制字 171

6.1.4 8255A三种工作方式的功能说明 172

6.1.5 从端口C中读状态字 181

6.1.6 8255A应用举例 182

6.2 可编程间隔定时器8253/8254 188

6.2.1 8253的基本功能和结构 188

6.2.2 8253的控制字及初始化 190

6.2.3 8253的工作方式 190

6.2.4 间隔定时器8254 194

6.2.5 8253/8254的应用 196

6.3 DMA控制器8237A 204

6.3.1 8237A的工作周期 204

6.3.2 8237A的引脚 206

6.3.3 8237A的工作模式 208

6.3.4 8237A的传送类型 210

6.3.5 8237A的寄存器组 210

6.3.6 8237A的软件命令 213

6.3.7 8237A的编程 214

6.3.8 8237A的应用 215

习题六 219

第七章　80386系统结构 225

7.1 80386微处理器结构 225

7.1.1 80386微处理器的特点和工作模式 225

7.1.2 逻辑部件 226

7.1.3 内部寄存器 228

7.1.4 数据类型 235

7.1.5 引脚信号及其功能 236

7.2 80386的总线周期 245

7.2.1 总线周期的分类 245

7.2.2 非地址流水线读／写周期 246

7.2.3 地址流水线读／写周期 247

7.3 80386的一些内部机制 248

7.3.1 存储器管理功能 248

7.3.2 描述符 255

7.3.3 多任务机制 258

7.3.4 保护功能 265

7.3.5 保护模式下的中断 269

7.4 80386系统的构成 271

7.4.1 系统组成 271

7.4.2 存储器结构 273

7.4.3 输入输出结构 274

7.4.4 基本的存储器结构 275

习题七 277

第八章　高档微处理器 279

8.1 高档微处理器中的新技术 279

8.1.1 RISC技术 279

8.1.2 CPU内部设置Cache 280

8.1.3 采用双独立总线体系结构 280

8.1.4 增加指令流水线条数 281

8.1.5 分支指令预测技术 282

8.1.6 超顺序执行技术 283

8.1.7 采用深度指令流水线结构 286

8.1.8 MMX技术与3D Now！技术 287

8.1.9 超线程技术 288

8.1.10 多核处理器结构 289

8.2 从80486到Core 2 Duo及Xeon 290

8.2.1 80486 290

8.2.2 Pentium 291

8.2.3 Pentium Pro 292

8.2.4 MMX Pentium 293

8.2.5 Pentium Ⅱ 293

8.2.6 Pentium Ⅲ 293

8.2.7 Pentium 4 293

8.2.8 Core 2 Duo 294

8.2.9 Xeon 295

8.3 AMD公司微处理器简介 297

习题八 297

第九章　总线技术Ⅰ——内部总线 299

9.1 总线概述 299

9.1.1 采用总线技术的原因 299

9.1.2 总线的分类及内部总线的发展 300

9.1.3 总线规范 302

9.1.4 总线的主要性能指标 302

9.2 ISA总线 303

9.2.1 引脚信号 303

9.2.2 ISA总线时序 306

9.2.3 ISA总线接口 307

9.3 PCI总线 308

9.3.1 PCI总线概述 309

9.3.2 PCI总线信号的定义 311

9.3.3 总线命令 317

9.3.4 PCI总线协议基础 318

9.3.5 PCI总线仲裁机制 326

9.3.6 PCI总线的配置周期 327

9.3.7 PCI总线配置空间 330

9.3.8 PCI总线的扩展ROM 333

9.3.9 PCI总线接口 333

9.4 AGP总线简介 337

9.4.1 AGP总线的提出 337

9.4.2 AGP与PCI的关系 338

9.4.3 AGP相对于PCI的改进 338

9.5 PCI Express总线 339

9.5.1 PCI Express总线的提出 339

9.5.2 PCI Express的主要特点 339

9.5.3 PCI Express技术基础 340

9.5.4 PCI Express接口设计方案 367

习题九 368

第十章　总线技术Ⅱ——设备总线 371

10.1 SCSI总线 371

10.1.1 SCSI设备 371

10.1.2 SCSI体系结构模型 372

10.1.3 SCSI命令 376

10.1.4 SCSI软件接口简介 379

10.2 IDE接口 379

10.2.1 IDE接口信号 380

10.2.2 IDE接口数据传送方式 383

10.2.3 扇区的寻址方式 385

10.2.4 IDE控制器中的寄存器 385

10.2.5 IDE命令简介 388

10.2.6 从UItra ATA/33到UItra ATA/133 392

10.3 通用串行总线USB 394

10.3.1 USB的主要特点 395

10.3.2 USB的硬件结构 395

10.3.3 USB系统的软件结构 396

10.3.4 USB总线数据编码方式 397

10.3.5 USB总线上的数据传输 398

10.3.6 USB协议简介 399

10.3.7 USB设备配置简介 409

10.3.8 USB设备开发简介 411

10.4 FireWire串行总线（IEEE 1394）简介 413

习题十 414

第十一章　微型计算机系统的硬件组成 417

11.1 系统控制逻辑及控制芯片组 417

11.1.1 系统控制逻辑及控制芯片组简介 417

11.1.2 早期的芯片组 417

11.1.3 采用北桥／南桥体系结构的芯片组 418

11.1.4 采用Hub体系结构的芯片组 420

11.1.5 支持PCI Express的芯片组 422

11.2 内存条 424

11.2.1 内存芯片Bank与芯片容量的新表示 424

11.2.2 内存条的组成 425

11.3 主板 428

11.4 微型计算机的体系结构 431

11.4.1 早期微型计算机的体系结构 431

11.4.2 控制芯片组出现初期的微型计算机的体系结构 433

11.4.3 采用北桥／南桥芯片组的微型计算机的体系结构 434

11.4.4 采用Hub芯片组的微型计算机的体系结构 435

11.4.5 采用支持PCI Express芯片组的微型计算机的体系结构 437

11.5 服务器体系结构举例 439

习题十一 441

第十二章　串行通信 443

12.1 数据通信基础知识 443

12.1.1 数据传输形式 443

12.1.2 单向与双向通信 445

12.1.3 同步技术 445

12.2 RS-232C总线 447

12.2.1 RS-232C总线标准 448

12.2.2 RS-232C接口的连接 451

12.2.3 20 mA电流环回路标准 453

12.3 PC系列机的串行通信 453

12.3.1 8250内部寄存器 454

12.3.2 8250的初始化 458

12.3.3 NS16550相对8250的改进 459

12.3.4 异步通信BIOS功能调用 460

12.3.5 Turbo C中的异步通信功能调用 461

12.3.6 Windows平台上的串行通信简介 468

12.4 RS-422总线与RS-485总线 469

12.4.1 RS-422总线 470

12.4.2 RS-485总线 471

12.4.3 RS-232C/RS-422/RS-485转换器简介 472

12.5 通信协议简介 472

习题十二 475

附录　部分小规模集成电路国家标准与国外流行表示对照 477

第1版参考文献 479

第2版新增参考文献 481