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第1章 绪论 1

1.1 集成电路的发展简史 2

1.2 集成电路产业链（行业）概述 3

1.2.1 电子设计自动化行业 4

1.2.2 IP行业 6

1.2.3 集成电路设计服务行业 6

1.2.4 集成电路设计行业 7

1.2.5 集成电路晶圆制造行业 8

1.2.6 封装测试行业 8

1.2.7 半导体设备与材料行业 9

1.2.8 集成电路分销代理行业 9

1.3 VLSI设计流程 10

1.3.1 系统规范（System Specification） 10

1.3.2 架构设计（Architecture Exploration） 10

1.3.3 逻辑功能设计与综合（Logic Design and Syntheses） 11

1.3.4 电路设计、综合与验证（Circuit Design，Syntheses and Verification） 11

1.3.5 物理设计（Physical Design） 12

1.3.6 物理验证（Physical Verification） 13

1.3.7 制造（Manufacture） 13

1.3.8 封装和测试（Packaging and Testing） 14

1.4 VLSI设计模式 14

1.4.1 全定制设计 14

1.4.2 标准单元设计 15

1.4.3 宏单元 17

1.4.4 门阵列 17

1.4.5 现场可编程门阵列（FPGA） 17

1.4.6 结构化ASIC（无通道门阵列） 18

1.5 版图层和设计规则 18

1.5.1 版图层集成电路 18

1.5.2 设计规则 19

1.6 目前面临的问题和发展方向 19

1.6.1 物理综合技术 20

1.6.2 设计重用和片上系统 21

1.6.3 片上网络 21

1.6.4 FPGA的动态可重构和异构计算 23

1.6.5 演化硬件电路和系统 26

参考文献 30

习题 30

第2章 可编程逻辑器件及现场可编程门阵列 31

2.1 可编程逻辑器件的分类及现状 31

2.2 半导体存储器及其组合逻辑实现 32

2.2.1 存储器件 32

2.2.2 基于存储器ROM/RAM的组合逻辑及状态机实现 36

2.3 可编程逻辑器件 37

2.3.1 可编程逻辑阵列 38

2.3.2 可编程阵列逻辑 39

2.3.3 复杂可编程逻辑器件 40

2.4 现场可编程门阵列 41

2.4.1 FPGA的典型结构 41

2.4.2 基于SRAM的FPGA 46

2.4.3 基于反熔丝多路开关（MUX）的FPGA 48

2.4.4 Xilinx和Altera的系列FPGA 51

2.5 基于Verilog的FPGA设计流程 53

2.5.1 架构设计 54

2.5.2 设计输入 55

2.5.3 RTL设计 57

2.5.4 FPGA综合 58

2.5.5 布局布线 60

2.5.6 仿真与验证 61

2.5.7 基于ModelSim的设计与仿真流程 63

2.5.8 基于IP的FPGA嵌入式系统设计 65

2.6 ASIC设计与FPGA设计之间的移植 69

2.6.1 可供选择的设计方法 69

2.6.2 FPGA之间的转换 69

2.6.3 FPGA到ASIC的转换 69

2.6.4 ASIC到FPGA的转换 70

2.7 FPGA的安全性设计 71

2.7.1 设备对FPGA日益增加的依赖 71

2.7.2 FPGA的安全设计及技术要点 74

参考文献 77

习题 78

第3章 数字集成电路系统设计工程 79

3.1 数字集成电路设计的基本流程 79

3.2 需求分析和设计规格书 80

3.3 算法和架构设计 81

3.3.1 算法设计 81

3.3.2 架构设计 82

3.4 模块设计、RTL设计和可测性设计 84

3.4.1 模块设计 84

3.4.2 RTL设计 86

3.4.3 可测性设计 87

3.5 综合 87

3.6 时序验证 89

3.6.1 动态时序仿真和静态时序分析 89

3.6.2 时序收敛 90

3.7 原型验证 90

3.8 后端设计 92

3.9 CMOS工艺选择 93

3.10 封装 93

3.11 生产测试 95

3.12 集成电路产业的变革及对设计方法的影响 96

参考文献 97

习题 97

第4章 Verilog HDL基础 98

4.1 Verilog HDL的基本结构及描述方式 99

4.1.1 模块的结构 99

4.1.2 Verilog 中的标识符 99

4.1.3 Verilog中的端口和内部变量的定义 100

4.1.4 结构定义语句 100

4.1.5 注释语句 101

4.1.6 Verilog原语（Primitives） 102

4.2 Verilog 中的常量、变量和数据类型 104

4.2.1 数字声明 104

4.2.2 常量、变量和运算表达式 106

4.3 赋值语句 110

4.3.1 连续赋值语句 110

4.3.2 过程赋值语句 111

4.3.3 块语句 112

4.4 电路功能描述方式 114

4.4.1 数据流描述方式 114

4.4.2 行为描述方式 115

4.4.3 结构描述方式 118

4.4.4 混合描述方式 119

4.5 门电路的传输延迟 120

4.5.1 惯性延迟 121

4.5.2 传输延迟 122

4.5.3 模块路径延迟 122

4 5.4 延迟建模的表达式 123

4.6 数字逻辑验证和仿真 123

4.6.1 数字逻辑验证的4个阶段 124

4.6.2 逻辑仿真 126

4.7 测试平台testbench及仿真设计 128

4.7.1 testbench的概念及结构 129

4.7.2 testbench的编写 131

参考文献 140

习题 141

第5章 数字逻辑电路的Verilog RTL建模和设计 143

5.1 数字系统的数据通路和控制器 144

5.1.1 数据通路 145

5.1.2 控制部分 146

5.2 Verilog的寄存器传输级（RTL）设计流程 146

5.2.1 寄存器传输级概念和模型 146

5.2.2 寄存器传输级的基本特点 148

5.2.3 寄存器传输级的设计步骤 149

5.2.4 寄存器传输级设计与行为级设计的区别 150

5.3 基本组合电路设计 151

5.3.1 多路选择器 151

5.3.2 译码器 153

5.3.3 行波进位加法器和超前进位全加器 154

5.4 基本时序电路设计 156

5.4.1 存储元件的基本特点 156

5.4.2 锁存器 157

5.4.3 D触发器 157

5.4.4 计数器 158

5.5 有限状态机设计 161

5.5.1 有限状态机的基本概念 161

5.5.2 状态机的描述和基本语法 165

5.5.3 状态机设计流程和设计准则 167

5.5.4 状态机的描述风格 169

5.5.5 状态机设计的建模技巧 173

参考文献 174

习题 175

第6章 数字信号处理器的算法、架构及实现 176

6.1 数字信号处理的算法分析与实现 176

6.1.1 算法分解的基础理论 176

6.1.2 基本算法分析 178

6.2 信号处理器的基本运算模型及实现 181

6.2.1 加法器、乘法器和延迟单元 181

6.2.2 积分器和微分器 182

6.2.3 抽样和插值滤波器 183

6.3 数字滤波器的工作原理及实现结构 185

6.3.1 数字滤波器的特点 185

6.3.2 FIR数字滤波器的工作原理 186

6.3.3 FIR滤波器技术参数及设计步骤 188

6.3.4 FIR滤波器的设计方案 190

6.3.5 FIR滤波器的一般实现结构 191

6.3.6 FIR滤波器的抽头系数编码 195

6.4 FIR数字滤波器的Verilog描述及实现 196

6.4.1 数字信号处理系统的设计流程 196

6.4.2 FIR滤波器的Verilog设计举例 198

6.4.3 数字相关器的Verilog设计举例 207

6.5 数字信号处理器的有限字长效应 209

6.5.1 数字信号处理器的主要误差源 209

6.5.2 有限字长的影响 210

6.5.3 减缓舍入误差的措施 212

参考文献 213

习题 214

第7章 可测性设计 216

7.1 测试和可测性设计的基本概念 216

7.1.1 故障测试基本概念和过程 216

7.1.2 自动测试设备 217

7.2 故障建模及ATPG原理 218

7.2.1 故障建模的基本概念 219

7.2.2 数字逻辑单元中的常见故障模型 219

7.2.3 存储器的故障模型 221

7.2.4 故障测试覆盖率和成品率 222

7.2.5 ATPG的工作原理 223

7.2.6 ATPG的设计流程和工具 224

7.3 可测性设计 225

7.3.1 电路的可测性 225

7.3.2 常用的可测性设计方案 226

7.3.3 可测性设计的优势和不足 226

7.4 扫描测试 227

7.4.1 扫描测试原理 227

7.4.2 扫描测试的可测性设计 229

7.5 内建自测试 230

7.5.1 内建自测试的基本概念 231

7.5.2 存储器的内建自测试 231

7.6 边界扫描法 233

7.6.1 边界扫描法的基本结构 233

7.6.2 JTAG和IEEE 1149.1标准 236

7.6.3 边界扫描设计流程 239

参考文献 239

习题 240

第8章 物理设计 241

8.1 数字集成电路的后端设计 241

8.1.1 数字集成电路的前端设计和后端设计 241

8.1.2 数字集成电路的前端设计 241

8.1.3 数字集成电路的后端设计 243

8.2 半导体制造工艺简介 243

8.2.1 单晶硅和多晶硅 244

8.2.2 氧化工艺 244

8.2.3 掺杂工艺 244

8.2.4 掩模的制版工艺 245

8.2.5 光刻工艺 245

8.2.6 金属化工艺 246

8.3 版图设计规则 246

8.3.1 版图设计规则 247

8.3.2 版图设计规则的几何约束 249

8.4 版图设计 251

8.4.1 布局规划 251

8.4.2 布线 255

8.4.3 寄生参数提取 256

8.5 版图后验证 257

8.5.1 设计规则检查（DRC） 257

8.5.2 版图与原理图的一致性检查 258

8.5.3 版图后时序分析（后仿真） 259

8.5.4 ECO技术 260

8.5.5 噪声、VDD压降和电迁移分析 261

8.5.6 功耗分析 263

8.6 数据交换及检查 264

8.6.1 数据交换 264

8.6.2 检查内容及方法 265

8.7 封装 265

8.7.1 封装的基本功能 265

8.7.2 常见的封装类型 266

8.7.3 系统级封装技术 267

参考文献 270

习题 271

第9章 仿真验证和时序分析 272

9.1 仿真类型 272

9.2 综合后的时序仿真与验证 274

9.2.1 动态时序分析 275

9.2.2 静态时序分析 276

9.2.3 影响时序的因素 280

9.3 时序规范和用于时序验证的Verilog系统任务 282

9.3.1 时序规范 282

9.3.2 时序检查验证 283

9.4 延迟反标注 288

9.4.1 Verilog中的sdf 289

9.4.2 在ASIC设计流程中使用sdf 290

9.5 ASIC中时序违约的消除 291

9.5.1 消除时序违约的可选方案 291

9.5.2 利用缓冲器插入技术减少信号延迟 292

参考文献 294

习题 294

第10章 低功耗设计 296

10.1 低功耗设计的意义 296

10.1.1 功耗问题的严重性 296

10.1.2 低功耗设计的意义 297

10.2 低功耗设计技术的发展趋势 297

10.2.1 降低动态功耗技术趋势 297

10.2.2 降低静态功耗技术趋势 298

10.2.3 低功耗体系结构设计的趋势 298

10.3 在各设计抽象层次降低功耗 299

10.3.1 降低动态功耗技术 300

10.3.2 降低静态功耗技术 303

10.4 系统级低功耗技术 304

10.4.1 硬件／软件划分 304

10.4.2 低功耗软件和处理器 306

10.5 寄存器传输级的低功耗设计 307

10.5.1 并行处理和流水线 307

10.5.2 几种常见的RTL设计描述方法 309

10.6 未来超低功耗设计的展望 312

10.6.1 亚阈区电路 312

10.6.2 容错设计 312

10.6.3 全局异步和局部同步设计 313

10.6.4 栅感应泄漏抑制方法 313

参考文献 314

习题 314