Verilog HDL设计实践与指导PDF电子书下载

第1章 Verilog HDL概述 1

1.1Verilog HDL简介 1

1.2 Verilog HDL的历史 1

1.3 Verilog HDL和VHDL的比较 2

1.4计算机辅助设计的概况 3

1.5目前的集成电路设计 4

1.5.1第一步：详细说明 5

1.5.2第二步：寄存器传输级（RTL）编码 6

1.5.3第三步：TestBench与仿真 7

1.5.4第四步：综合 7

1.5.8第八步：布局后时序分析 8

1.5.7第七步：后端报告（BACK ANNOTATION） 8

1.5.6第六步：自动布局布线（APR） 8

1.5.5第五步：初步时序分析 8

1.5.9第九步：逻辑验证 9

1.6IP复用技术及SoC概况 9

1.6.1IP复用技术 9

1.6.2 SoC的概况 10

1.7小结 11

第2章 Verilog HDL语言的语法 12

2.1标识符和关键字 12

2.2系统任务和系统函数 13

2.2.1 display和write任务 13

2.2.2monitor任务 15

2.2.3 strobe任务 15

2.2.4文件输入／输出任务 17

2.2.5模拟时间函数 19

2.2.6模拟控制任务 21

2.2.7随机函数 21

2.3编译指令 22

2.3.1？define和？undef 23

2.3.2？ifdef、？else和？endif 24

2.3.3？default nettype 25

2.3.4？include 25

2.3.5？resetall 27

2.3.6？timescale 27

2.3.7？unconnected_drive和？nounconnected_drive 28

2.3.8？celldefine和？endcelldefine 28

2.5数值和字符串 29

2.4空白符和注释 29

2.6线网类型 31

2.7寄存器类型 33

2.8门类型 35

2.9操作符 36

2.9.1算术操作符 37

2.9.2关系操作符 38

2.9.3相等关系操作符 39

2.9.4逻辑操作符 39

2.9.5按位操作符 40

2.9.6归约操作符 41

2.9.7移位操作符 42

2.9.9连接操作符 43

2.9.8条件操作符 43

2.9.10复制操作符 44

2.9.1 1操作符优先级 44

2.10小结 45

第3章 行为语句 46

3.1过程语句 46

3.1.1 initial语句 46

3.1.2 always语句 47

3.2条件语句 51

3.2.1if-else语句 51

3.2.2条件操作符 53

3.3 case语句 53

3.3.1case语句 54

3.3.2 casez和casex语句 57

3.3.3 case语句和if-else-if语句的比较 57

3.4循环语句 58

3.4.1forever循环语句 58

3.4.2 repeat语句 59

3.4.3 while语句 60

3.4.4 for语句 61

3.4.5循环的异常退出 62

3.5事件控制 63

3.6持续赋值 66

3.7过程赋值语句 68

3.7.1 Verilog HDL的层次化事件队列 69

3.7.2阻塞赋值的一般用法 70

3.7.3非阻塞赋值的一般用法 72

3.7.4阻塞赋值和非阻塞赋值的比较 75

3.7.5阻塞赋值和非阻塞赋值的混合使用 79

3.8小结 80

第4章 结构化建模 81

4.1两种设计方法 82

4.2模块 83

4.3端口 84

4.4模块的示例化 84

4.5模块的参数化 85

4.6关于结构化的一个实例 87

4.7小结 90

5.1概述 91

第5章 门级与开关级建模 91

5.2门级基元 92

5.2.1多输入门 92

5.2.2多输出门 94

5.2.3三态门 95

5.3开关级基元 96

5.3.1 MOS开关 96

5.3.2双向开关 97

5.4门级建模 98

5.5开关级建模 101

5.5.1强度的定义 101

5.5.2开关级建模的示例 102

5.6小结 103

第6章 用户自定义基元（UDP） 104

6.1 UDP的定义 104

6.1.1 UDP头部 105

6.1.2 UDP端口声明 105

6.1.3时序UDP的初始化语句 105

6.1.4 UDP的状态表格 105

6.2组合UDP 106

6.3时序UDP 108

6.3.1电平敏感的时序UDP 108

6.3.2边沿敏感的时序UDP 109

6.3.3混合时序UDP 111

6.4小结 112

第7章 复杂建模 113

7.1数组的示例 113

7.2延时 114

7.2.1赋值语句中的延时 115

7.2.2门和线网的延时 116

7.2.3最小延时、最大延时和典型延时 117

7.3函数和任务 118

7.3.1任务 119

7.3.2可重入任务 121

7.3.3函数 122

7.3.4函数和任务的比较 123

7.4.1作用域 124

7.4.2层次名 124

7.4作用域和层次名 124

7.5握手协议 127

7.5.1等待语句 128

7.5.2握手协议实例 128

7.6流水线设计 130

7.6.1一个简单的流水线实例 131

7.6.2流水线之间的同步操作 133

7.7小结 134

第8章 功能验证 135

8.1为模块建立测试台 137

8.2一个简单的TestBench 137

8.3读写文本文件中的测试矢量 139

8.3.3修改后的TestBench 140

8.3.1读取文本文件 140

8.3.2写入文本文件 140

8.4其他测试信号的产生 143

8.4.1时钟信号的产生 143

8.4.2复位信号的产生 145

8.5两种测试方法学的简介 145

8.5.1基于模拟的验证 146

8.5.2半形式化验证 148

8.6小结 149

第9章 综合与设计 150

9.1综合中特殊的几类语句 150

9.1.1always语句 150

9.1.2 if语句 153

9.1.3 case语句 156

9.1.4 full case 160

9.1.5 parallel case 161

9.2时钟 162

9.3锁存器和触发器 164

9.3.1锁存器 164

9.3.2触发器（flip-flop） 166

9.4同步行为和异步行为 169

9.5组合逻辑和时序逻辑 173

9.6毛刺及其消除方法 174

9.7模块的划分与综合 178

9.8可综合的描述风格 179

9.9小结 182

10.1.1组合逻辑电路的基本特征与设计介绍 183

第10章 数字电路的设计与技巧 183

10.1组合逻辑电路的设计与描述 183

10.1.2多路选择器 185

10.1.3编码器 187

10.1.4优先级编码器 187

10.1.5译码器 188

10.1.6比较器 190

10.1.7 ALU 191

10.2时序逻辑电路设计和描述 193

10.2.1时序逻辑电路的基本特征 193

10.2.2寄存器 193

10.2.3线性反馈移位寄存器（LSFR） 194

10.2.4计数器 199

10.2.5资源的仲裁器（arbiter） 202

10.2.6乘法器 206

10.3有限状态机的设计与描述 212

10.3.1 Moore有限状态机 212

10.3.2 Mealy有限状态机 213

10.3.3混合有限状态机 215

10.3.4状态的描述 217

10.3.5状态机的设计风格 219

10.3.6有限状态机的复位 228

10.3.7有限状态机中的毛刺 231

10.3.8状态机实例分析 233

10.4小结 249

11.2Harvard结构的RISC_CPU简介 250

第11章 基于Harvard结构的RISC_CPU设计 250

11.1概述 250

11.3 RSIC CPU的体系结构 251

11.4算术逻辑运算部件 253

11.5寄存器文件 255

11.6译码部件 258

11.7 CPU顶层模块 262

11.7.1取指令部件 262

11.7.2特殊寄存器部件 263

11.7.3数据通路 263

11.8 RISC CPU的IP核验证 279

11.9 RISC CPU的综合及前仿 302

11.10小结 306