VLSI测试方法学和可测性设计PDF电子书下载

目录 1

第0章 概述 1

0.1 研究意义 1

0.2 章节安排 1

0.3 常用术语 2

第1章 电路分析基础 10

1.1 验证、模拟和测试 10

1.1.1 验证 10

1.1.2 产品测试 11

1.2 故障及故障检测 12

1.2.1 故障检测的基本原理 12

1.2.2 测试图形生成 13

1.3 缺陷、失效和故障 14

1.3.1 物理缺陷 15

1.3.2 失效方式 17

1.3.3 故障 18

1.3.4 故障、失效和缺陷的关系 19

1.4 故障模型 19

1.4.1 SSA故障 19

1.4.2 MSA故障 20

1.4.3 桥接故障 21

1.4.4 短路与开路故障 23

1.4.5 延迟故障 27

1.4.6 暂时失效 27

1.5 故障的等效、支配和故障冗余 28

1.5.1 故障表 28

1.5.2 故障等效 28

1.5.3 故障支配 30

1.5.4 故障表化简 30

1.5.5 故障冗余 31

1.6 可控性、可观性及可测性 32

1.6.1 CAMELOT可测性值计算方法 33

1.6.2 基于概率法的可测性值计算 35

1.7 数字电路的各种模型和描述方法 36

1.7.1 开关函数 36

1.7.2 逻辑函数的异或表达 38

1.7.3 图 39

1.7.4 BDD图 40

第2章 模拟 44

2.1 大规模设计模拟 45

2.1.1 Testbench 45

2.1.2 基于设计阶段的模拟 46

2.2 逻辑模拟 46

2.2.1 编译模拟 46

2.2.2 事件驱动模拟 47

2.3 故障模拟 48

2.2.3 延迟模型 48

2.3.1 并行故障模拟 50

2.3.2 演绎故障模拟 51

2.3.3 并发性故障模拟 52

2.3.4 故障模型结果分析 53

第3章 组合电路的测试 55

3.1 简介 55

3.2 异或法 56

3.2.1 异或法 56

3.2.2 不可检测故障 58

3.2.3 多输出电路 59

3.3 布尔差分 60

3.3.1 对原始输入节点的布尔差分 60

3.3.2 布尔差分的性质 61

3.3.3 对电路内部节点的布尔差分 63

3.4.1 确定性算法的基本过程 65

3.4 路径敏化法 65

3.4.2 无扇出分支的路径敏化法 67

3.4.3 有扇出分支的路径敏化法 67

3.5 D算法 68

3.5.1 D算法关键术语 69

3.5.2 D算法的基本步骤 71

3.5.3 D算法举例 71

3.6 PODEM算法 73

3.6.1 PODEM算法思路 74

3.6.2 PODEM算法流程 75

3.6.3 PODEM算法举例 76

3.7 其他测试生成算法 78

3.7.1 FAN算法 78

3.7.2 其他算法 79

4.1 时序电路测试的概念 81

第4章 时序电路的测试 81

4.2 时序电路的功能测试 82

4.2.1 时序电路的检查序列 83

4.2.2 时序电路功能测试 87

4.3 时序电路的确定性测试生成 88

4.3.1 时序电路的模型 88

4.3.2 时序电路的测试生成模型 89

4.3.3 扩展的向后驱赶算法 90

4.3.4 扩展的向后驱赶算法举例 92

4.4 时序电路的其他测试生成方法 94

4.4.1 FASTEST算法 94

4.4.2 CONTEST算法 97

第5章 专用可测性设计 99

5.1 概述 99

5.2 可测性分析 100

5.2.1 可控性值的估计 100

5.2.2 可观性值 103

5.2.3 SCOAP算法描述 106

5.2.4 可测性度量的应用 107

5.3 可测性的改善方法 109

5.3.1 插入测试点 109

5.3.2 电路分块 111

5.4 容易测试的电路 116

5.4.1 C可测性 116

5.4.2 变长测试 119

5.5 组合电路的可测性设计 120

5.5.1 用Reed-Muller模式设计组合电路 120

5.5.2 异或门插入法 123

5.5.3 组合电路的其他可测性设计方法 125

5.6 时序电路可测性设计中的问题 125

5.6.1 时序电路的初始化设计问题 125

5.6.2 时间延迟效应的最小化 127

5.6.3 逻辑冗余问题 128

5.6.4 避免设计中非法状态 129

5.6.5 增加逻辑以控制振荡 129

第6章 扫描路径法 132

6.1 简介 132

6.2 扫描路径设计 133

6.2.1 基本的扫描路径设计 133

6.2.2 部分扫描设计 134

6.2.3 隔离的串行扫描设计 135

6.2.4 非串行的扫描设计 135

6.3 扫描路径的测试方法 136

6.3.1 组合电路部分的测试生成 136

6.3.2 测试施加 136

6.3.3 扫描路径测试举例 137

6.4 扫描路径设计及测试举例 140

6.5.1 双口触发器和电平敏化锁存器 142

6.5 扫描路径的结构 142

6.5.2 电平敏化扫描设计 143

6.5.3 随机编址的存储单元 145

第7章 边界扫描法 146

7.1 边界扫描法的基本结构 146

7.2 测试存取通道及控制 149

7.2.1 测试存取通道的信号 149

7.2.2 TAP控制器 149

7.2.3 TAP控制器的操作 152

7.3 寄存器及指令 155

7.3.1 指令寄存器 155

7.3.2 测试数据寄存器 156

7.3.3 指令 160

7.4 操作方式 163

7.4.1 正常操作 163

7.4.2 测试方式操作 164

7.4.3 测试边界扫描寄存器 166

7.5 边界扫描描述语言 166

7.5.1 主体 167

7.5.2 BSDL描述器件举例 177

第8章 随机测试和伪随机测试 180

8.1 随机测试 180

8.1.1 随机测试的概念 180

8.1.2 故障检测率的估算 182

8.1.3 测试图形长度的计算 183

8.1.4 输入变量的优化 184

8.2 伪随机序列 187

8.2.1 同余伪随机序列 187

8.2.2 反馈移位寄存器和异或门构成的伪随机序列生成电路 188

8.3 LFSR的数学基础 190

8.3.1 根据本原多项式优化伪随机序列发生电路 190

83.2 LFSR的运算 193

8.3.3 M序列的特性 194

8.4 伪随机测试序列生成电路 196

8.4.1 外接型PRSG 196

8.4.2 内接型PRSG 197

8.4.3 混合连接型PRSG 198

8.5 与M序列相关的序列的生成方法 201

8.5.1 Ford序列 202

8.5.2 De Bruijn序列 203

8.6 低功耗测试序列 203

8.6.1 RSIC序列生成原理 204

8.6.2 RSIC序列的数学表达 205

8.6.3 RSIC序列的特性 206

9.1 内建自测试的概念 208

9.1.1 内建自测试简介 208

第9章 内建自测试 208

9.1.2 内建自测试的结构 209

9.1.3 内建自测试的测试生成 210

9.2 响应数据压缩 211

9.2.1 奇偶测试 211

9.2.2 “1”计数 212

9.2.3 跳变次数压缩 213

9.3 特征分析法 213

9.3.1 特征分析原理 213

9.3.2 串行输入特征寄存器 217

9.3.3 多输入的特征分析 218

9.4 内建自测试的结构 221

9.4.1 内建自测试 221

9.4.2 自动测试 221

9.4.3 循环内建自测试 222

9.4.4 内建逻辑块观测器 223

9.4.5 随机测试组合块 224

10.1 简介 228

9.4.6 STUMPS………………………………………………………………………………………（22S）第10章 电流测试 228

10.2 IDDQ测试机理 230

10.2.1 基本概念 230

10.2.2 无故障电路的电流分析 232

10.2.3 转换延迟 233

10.3 IDDQ测试方法 233

10.3.1 片外测试 234

10.3.2 片内测试 235

10.4 故障检测 236

10.4.1 桥接 237

10.4.2 栅氧 238

10.4.3 开路故障 239

10.4.4 泄漏故障 240

10.5 测试图形生成 241

10.4.5 延迟故障 241

10.5.1 基于电路级模型的测试图形生成 242

10.5.2 基于泄漏故障模型的测试图形生成 243

10.6 深亚微米技术对电流测试的影响 243

第11章 存储器测试 247

11.1 存储器电路模型 248

11.1.1 功能模型 248

11.1.2 存储单元 249

11.1.3 RAM组成 249

11.2 存储器的缺陷和故障模型 249

11.2.1 缺陷 249

11.2.2 阵列故障模型 250

11.2.3 周边逻辑 252

11.3 存储器测试的类型 253

11.3.3 功能测试 254

11.3.2 特征测试 254

11.3.1 性能测试 254

11.3.4 电流测试 255

11.4 存储器测试算法 255

11.4.1 MSCAN算法 255

11.4.2 GALPAT算法 255

11.4.3 算法型测试序列 256

11.4.4 Checkerboard测试 257

11.4.5 Marching图形序列 257

11.4.6 March测试的表达方法 258

11.4.7 各种存储器测试算法的分析 260

11.5 存储器测试方法 261

11.5.1 存储器直接存取测试 261

11.5.2 存储器内建自测试 261

11.5.3 宏测试 263

11.6 存储器的冗余和修复 264

11.5.4 各种存储器测试方法比较 264

第12章 SoC测试 267

12.1 SoC测试的基本问题 268

12.1.1 SoC核的分类 268

12.1.2 SoC测试问题 269

12.1.3 存取、控制和隔离 270

12.2 概念性的SoC测试结构 271

12.2.1 测试源和测试收集 272

12.2.2 测试存取机构 272

12.2.3 测试壳 273

12.3 测试策略 274

12.3.1 核的非边界扫描测试 275

12.3.2 核的边界扫描测试策略 276

12.4 IEEE P1500标准 280

12.5 SoC测试再探索 283