SoC原理、实现与应用PDF电子书下载

目录 1

第1章 SoC简介 1

1.1 半导体核心技术 1

1.1.1 SoC特点 1

1.1.2 SoC设计技术 1

1.1.3 SoC的产品效益 3

1.1.4 技术挑战 3

1.1.5 商业挑战 4

1.2 SoC对产业产生巨大冲击 5

1.2.1 从产品迈向解决方案 5

1.2.2 SoC设计的平台化 5

1.2.3 系统业者／IC产品业者分工模式的改变 5

1.3.1 可用性问题 6

1.3 SoC软／硬件协同设计 6

1.2.5 晶圆制造的生态变动 6

1.2.4 供应链各部门间联盟合作之风盛行 6

1.3.2 SoC设计过程的质量保证 7

1.3.3 IC业的虚拟再集成 8

1.4 SoC功能验证 8

1.4.1 模块为基础SoC的验证 9

1.4.2 平台为基础的SoC验证 10

1.4.3 传统的验证方式 10

1.4.4 可验证性设计 10

1.5 SoC与单片机应用技术的发展 11

1.5.1 SoC技术与应用 11

1.5.2 SoC的应用 13

1.5.3 SoC技术中的单片机 13

第2章 处理器设计与ARM SoC体系结构 16

2.1 处理器设计 16

2.1.1 指令设计 16

2.1.2 处理器设计中的权衡 20

2.2 ARM指令格式和时序 24

2.2.1 处理器模式 24

2.2.2 寄存器 24

2.2.3 流水线 25

2.2.4 时序 25

2.2.5 指令 26

5.1.6 嵌入式系统 1 33

2.3 精简指令集计算机 35

2.3.1 数据处理指令 37

2.3.2 数据传送指令 41

2.3.3 控制流指令 47

2.3.4 编写简单的汇编语言程序 52

2.3.5 程序设计 53

2.4 低功耗设计 54

2.5.1 Acorn RISC机器 57

2.5 ARM体系结构 57

2.5.2 体系结构的继承 58

2.5.3 ARM编程模型 59

2.5.4 ARM开发工具 63

3.1 流水线ARM的组织 66

3.1.1 3级流水线ARM的组织 66

第3章 ARM SoC的组织与实现 66

3.1.2 5级流水线ARM的组织 69

3.2 ARM指令执行 72

3.3 ARM的实现 75

3.4 ARM协处理器接口 87

3.5 VHDL语言 89

3.5.1 VHDL语言简介 89

3.5.2 VHDL语言基础知识 92

3.5.3 VHDL基本单元 94

3.5.4 VHDL语句 98

3.5.5 VHDL程序举例 99

4.1 存储器容量及速度 101

第4章 存储器层次 101

4.2 片上存储器 102

4.3 Cache 102

4.4 Cache设计示例 108

4.5 存储器管理 108

4.6 存储元件与阵列 112

4.6.1 一般属性 112

4.6.2 锁存器 113

4.6.3 时钟与同步 115

4.6.4 主-从触发器和边沿触发器 116

4.6.5 寄存器 117

4.6.6 随机存取存储器 121

4.6.7 读存储器 123

5.1 操作系统简介 131

5.1.1 多用户系统 131

第5章 体系结构对操作系统的支持 131

5.1.2 存储器管理 132

5.1.3 保护 132

5.1.4 资源分配 132

5.1.5 单用户系统 132

5.2 ARM系统控制协处理器 133

5.2.1 CP15指令 133

5.2.2 保护单元 134

5.2.3 MMU 134

5.3 保护单元寄存器CP15 134

5.4.1 保护单元的结构 136

5.4.2 区域优先级 136

5.4 ARM保护单元 136

5.4.3 Harvard核 137

5.5 CP15 MMU寄存器 137

5.6 ARM MMU结构 139

5.6.1 存储器粒度 139

5.6.2 页域 139

5.6.3 转换过程 140

5.6.4 段转换 141

5.6.5 页转换 141

5.6.6 访问权限 143

5.6.7 Cache和写缓冲控制 144

5.6.8 外部故障 144

5.7 同步 144

5.7.2 SWAP 145

5.8 上下文切换 145

5.7.1 互斥 145

5.8.1 同时切换 146

5.8.2 存储器状态 146

5.8.3 浮点状态 146

5.8.4 转换状态 146

5.9 输入／输出 147

5.9.1 存储器映射的外围设备 147

5.9.2 存储器映射问题 147

5.9.3 直接存储器访问 147

5.9.4 快速中断请求 148

5.9.5 中断延迟 148

5.9.6 Cache和I/O交互作用 148

5.9.7 减小延迟 149

5.9.8 其他Cache问题 149

5.9.9 操作系统问题 149

6.1.2 组合逻辑电路 151

6.1.1 数字逻辑分类 151

6.1 逻辑电路 151

第6章 基本数字逻辑单元设计 151

6.2 组合逻辑电路的设计 153

6.2.1 组合逻辑电路的分析 153

6.2.2 组合逻辑电路的设计 157

6.3 集成逻辑门 171

6.3.1 概述 171

6.3.2 发射极耦合逻辑门 175

6.3.3 MOS逻辑门 178

6.3.4 NMOS逻辑门电路 178

6.3.5 PMOS逻辑门电路 181

6.3.6 CMOS逻辑电路 183

6.4 不同逻辑系列的配合问题 190

6.4.3 各种集成逻辑门性能比较 191

6.4.2 驱动能力的配合 191

6.4.1 逻辑电平的配合 191

6.5 时序逻辑电路设计 192

6.5.1 基本RS触发器 193

6.5.2 锁存器 195

6.5.3 主从RS触发器 197

6.5.4 钟控RS触发器 198

6.5.5 主从JK触发器 200

6.5.6 沿触发JKF/F 205

6.5.7 D触发器 207

6.5.8 T触发器 208

6.5.9 触发器逻辑功能的转换 208

第7章 SoC的层次结构设计 212

7.1 SoC的结构 212

7.1.1 引言 212

7.1.2 系统集成芯片的硬件结构 212

7.1.3 嵌入式软件 214

7.2 数字结构的层次结构设计 215

7.2.1 芯片的划分 215

7.2.2 系统间互连的表示 222

7.3 系统的仿真和测试 231

7.3.1 概述 231

7.3.2 仿真程序的设计方法 231

7.3.3 TEXIO建立测试程序 235

7.4 SoC中的嵌埋式精简指令集处理器RISC 237

7.4.1 概述 237

7.4.2 RISC的定义与特点 238

7.4.3 RISC的指令特点 240

7.4.4 RISC的并行处理技术 242

7.4.5 RISC/DSP结构 245

7.4.6 RISC核的设计 249

7.5.1 软／硬件协同设计的概念 250

7.5 SoC的软／硬件协同设计 250

7.5.2 性能分析 251

7.6 性能评估 251

7.6.1 时间性能估计 252

7.6.2 代价估计 252

7.7 嵌入式实时操作系统RTOS 253

7.7.1 实时操作系统 253

7.7.2 嵌入式实时操作系统 254

7.7.3 实时多任务高度 255

7.7.4 信号与信号量（semaphore） 256

第8章 可编程逻辑器件 258

8.1 概述 258

8.1.1 可编程逻辑器件的发展 258

8.1.2 用户再构造电路和可编程ASIC电路 258

8.1.3 可编程逻辑器件的分类 259

8.2.2 反熔丝开关 261

8.2.1 熔丝型开关 261

8.2 可编程逻辑器件的编程元件 261

8.2.3 浮栅编程技术 262

8.3 可编程阵列逻辑（PAL）器件 265

8.3.1 现场可编程逻辑阵列（FPLA）器件 265

8.3.2 PAL器件的基本结构 267

8.3.3 PAL器件的输出和反馈结构 267

8.3.4 PAL器件编号与典型PAL器件介绍 274

8.3.5 PAL器件的应用 275

8.4 PAL与GAL器件的电路结构 276

8.4.1 PLD的电路表示方法 276

8.4.2 PLD的基本电路结构 280

8.4.3 PAL器件的电路结构 282

8.4.4 通用阵列逻辑GAL（Generic Array Logic） 283

8.5.1 概述 288

8.5 ispLSI系列CPLD 288

8.5.2 ispLSI1000系列CPLD的结构特点 289

8.5.3 ispLSICPLD的测试和编程特性 293

8.5.4 ispLSI 2000系列的结构 294

8.5.5 ispLSI3000系列CPLD 294

8.5.6 ispLSI5000系列CPLD 296

8.5.7 ispLSI8000系列CPLD的结构和工作原理 297

8.6 现场可编程门阵列 299

8.6.1 概述 299

8.6.2 XC4000系列FPGA的结构和工作原理 300

8.6.3 Spartan系列FPGA 306

8.7 Virtex-Ⅱ系列FPGA的结构和性能 306

8.7.1 概述 306

8.7.2 Virtex-IIFPGA的总体结构 308

8.7.3 Virtex-IIFPGA的可构造逻辑模块 308

8.7.6 全局时钟多路缓冲器 310

8.7.5 嵌入式乘法器 310

8.7.4 18K位可选择RAM模块 310

8.7.7 数字时钟管理器DCM 311

8.7.8 输入输出模块 313

8.7.9 有源互连技术 314

8.8 基于HDPLD的系统设计实现 315

8.8.1 设计实现概述 315

8.8.2 器件的选择 315

8.8.3 HDPLD的设计流程 316

第9章 可测试结构设计 318

9.1 可测试设计的意义 318

9.2 可测性基础 319

9.2.1 故障模型 319

9.2.2 可测性分析 322

9.2.3 测试向量生成 325

9.3 可测性结构设计 325

9.3.1 专门测试设计 326

9.3.2 扫描测试技术 327

9.3.3 内建自测试技术 329

9.3.4 系统测试技术 330

9.4 智能型电子系统设计方法与过程 334

9.4.1 系统设计方法 334

9.4.2 微机应用系统硬件设计与调试原则 337

9.4.3 微机应用系统软件开发 340

9.5 微型计算机应用系统设计 350

9.5.1 微型计算机的系统板组成 351

9.5.2 PC/AT总线与时序 353

9.5.3 系统存储器空间和I/O地址分配 354

9.5.4 PC/AT系统的I/O通道 356

9.5.5 系统接口部件 358

9.5.6 外部设备接口 361

参考文献 370