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第1章 ASIC设计概述 1

1.1 ASIC概述 1

1.2 ASIC类型 1

1.3 ASIC开发流程 3

1.4 ASIC发展状况 4

制造工艺 4

EDA技术 5

IP技术 6

SoC／NoC 7

信号完整性 7

第2章 VHDL 8

2.1 VHDL概述 8

VHDL的特点 8

用VHDL进行电路设计的主要流程 9

2.2 VHDL的基本模型结构 10

库和程序包 11

实体说明 16

结构体 18

2.3 VHDL的基本语法 23

V HDL的标识符 23

VHDL的常数及信号、变量 24

VHDL的数据类型 27

VHDL的运算操作符 36

2.4 VHDL的基本语句 39

并行语句 39

顺序语句 46

2.5 VHDL子程序 52

VHDL的函数 53

过程 54

2.6 VHDL配置、模拟周期、delta延时及延时表示 55

VHDL配置 55

VHDL的模拟周期、delta延时 56

VHDL的延时表示 57

2.7 VHDL的基本逻辑电路设计 57

组合电路设计 57

时序电路的设计 62

存储器的描述 66

第3章 Verilog HDL 72

3.1 Verilog HDL概述 72

3.2 Verilog HDL基本模型结构 73

3.3 Verilog HDL的标识符及数字表示 76

3.4 Verilog HDL的数据类型 77

3.5 Verilog HDL的操作运算符 79

3.6 Verilog HDL的基本语句 82

赋值语句 82

条件语句 84

case语句 85

循环语句 86

结构体说明语句 89

块语句 89

wait语句 90

任务和函数 91

系统函数与编译向导 93

Verilog HDL中的延时表示 97

3.7 Verilog HDL基本电路单元设计 100

组合电路的设计 100

时序电路的设计 103

第4章 逻辑综合 107

4.1逻辑综合概述 107

逻辑综合定义及发展 107

逻辑综合的步骤 107

4.2组合逻辑综合 108

VHDL描述和可综合组合逻辑电路 109

Verilog HDL与可综合组合逻辑电路 111

4.3时序逻辑综合 113

VHDL与可综合时序逻辑电路 114

Verilog HDL与可综合时序逻辑电路 116

4.4三态器件的综合 117

4.5存储器的综合 118

VHDL存储器综合 119

Verilog HDL存储器综合 120

4.6有限状态机的综合 121

VHDL描述有限状态机 122

Verilog HDL描述有限状态机 124

4.7逻辑综合的优化 126

优化约束的作用 127

优化策略 127

4.8代码风格对逻辑综合的影响 128

基本的if和case代码编写 128

对迟到信号的if和case代码编写 131

逻辑功能块的代码编写 134

一般代码编写指导原则 136

4.9综合工具简介 136

DC的工作步骤 137

自顶向下和自底向上综合 138

DC基本命令介绍 139

第5章 仿真 141

5.1仿真的类型 141

5.2逻辑仿真的工作原理 142

5.3测试平台的建模 144

测试建模归类 144

激励与响应 145

构建测试矢量 148

5.4逻辑仿真的单元模型 149

基本模型 149

Synopsys模型 150

Verilog HDL和VHDL模型 151

VITAL模型 152

5.5延时模型 153

5.6静态时序分析 154

使用静态时序分析的必要性 154

静态时序分析的基本概念 154

静态时序分析工具Prime Time简介 157

5.7形式验证 158

形式验证的原理 159

Formality介绍 160

5.8再谈动态仿真 162

加速仿真验证方法介绍 163

根据设计选择仿真形式 163

嵌入式缩短自测试方法 164

第6章 测试 171

6.1测试概述 171

可测性设计 172

DFT方案选取原则 172

6.2边界扫描测试 173

原理 173

边界扫描单元 174

6.3内建自测试 174

原理 174

存储器内建自测试 175

6.4扫描测试 176

扫描测试原理 176

扫描测试分类 177

6.5 IP core的测试 177

IP core 177

IP core的可测性设计 178

测试访问 179

6.6生产测试 180

第7章 布局布线 182

7.1概述 182

7.2设计流程 182

7.3 ASIC布局 183

ASIC管芯 183

布局规划 184

布局算法 185

7.4 ASIC布线 191

布线算法 191

特殊网络布线 192

7.5布图检查 193

设计检查 193

冲突 194

天线效应 194

第8章 可编程ASIC设计 198

8.1可编程ASIC的种类及基本特征 198

8.2可编程ASIC的逻辑单元 200

基于乘积项的PLD结构 200

基于查找表的PLD结构 203

8.3可编程ASIC的输入输出 207

8.4可编程器件的编程方式 209

主动串行配置方式 209

被动串行配置方式 210

JTAG配置方式 212

被动并行异步配置方式 213

快速被动并行配置方式 214

8.5可编程ASIC的设计流程 215

8.6可编程ASIC设计软件简介 217

设计输入 217

逻辑综合 218

布局布线 218

功耗分析 219

硬件调试 219

工程变更管理 220

仿真 220

时序收敛 220

静态时序分析 221

编程配置 221

第9章 通信ASIC设计 223

9.1数字通信系统的基本结构 223

9.2同步电路设计 223

9.3 FIFO设计 229

同步FIFO设计 229

异步FIF O设计 232

9.4调整电路设计 238

9.5编译码器设计 243

9.6调制和解调 245

9.7通信ASIC设计的一般方法 250

系统化设计 250

同步设计 251

并行设计 252

第10章 设计举例 255

10.1简单CPU的设计 255

设计任务 255

微处理器硬件系统及原理 255

处理器指令系统及功能 256

示范程序 257

处理器的设计 258

系统输入输出 259

设计思路及源程序 259

验证程序设计及仿真结果 270

10.2 FIR滤波器的设计 275

设计要求 275

设计工具 275

总体设计思路 276

系统结构与模块划分 276

模块设计与信号定义 277

测试平台 278

功能仿真结果 279

综合结果 280

后仿真结果 281

结论 281

源代码 282

附录A IEEE资源库 294

附录B VHDL保留的关键字 307

附录C Verilog HDL保留的关键字 308