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目 录 2

第1部分 VHDL和CPLD设计实践 2

第1章CPLD/FPGA设计工具使用 2

1.1 ACTEL公司的EDA设计工具 2

1.1.1 Libero 5.0软件工具的使用 3

1.1.2 Libero 5.0仿真工具的使用 8

1.1.3 Libero 5.0宏生成器的使用 9

1.1.4 Libero 5.0原理图输入工具使用 11

1.1.5 GCF文件的使用和语法 16

1.2 ACTEL集成的第三方工具 17

1.2.1 逻辑综合工具使用 18

1.2.2逻辑综合操作练习 33

1.3.1 设计输入 40

1.3 ALTERA公司的EDA设计工具——Quartus Ⅱ 40

1.3.2支持的第三方工具 43

1.3.3项目设立 44

1.3.4项目编译 48

1.3.5延时分析 53

1.3.6项目仿真 55

1.3.7设计项目的下载编程操作 56

1.4 IC设计实验教学大纲（参考） 58

1.5数字IC设计开发系统 60

1.6时钟设计实验IP核 64

第2章IC前端设计实践 71

2.1 在线逻辑分析仪的使用方法 71

2.2设计双口RAM实现FIFO功能 77

2.3利用可编程器件设计看门狗电路 80

2.4把32bit RISC处理器置入FPGA 84

2.5.1 PPC Core基本功能 85

2.5用PLD器件设计通信系统 85

2.5.2存储器管理单元 86

2.5.3 通信处理模块CPM 88

2.5.4实时嵌入式开发工具 92

第2部分PCB设计实践 96

第3章PCB设计工具的使用 96

3.1 Orcad PCB设计工具 96

3.2版图布局布线 98

3.3 SPECCTRA编辑和自动化布线 103

3.4 PSpice A/D仿真工具 105

第4章PCB设计实践 108

4.1 板级电路系统设计流程 108

4.1.1 概述 108

4.1.2建立Project 109

4.1.3输入原理图 110

4.1.4将原理图转换并输出到Layout板图 111

4.1.5光绘输出 115

4.2板级电路系统设计实践 115

4.2.1概述 115

4.2.2基本模块功能介绍 116

4.2.3文件结构及工程的设置 118

4.3 Allegro中的基本操作 119

4.4 PCB可生产性 123

4.5 PCB可测试性 129

4.6 PCB文件打印输出 131

第3部分 ASIC设计实践 136

第5章ASIC设计工具使用 136

5.1 集成设计环境——Cadence EDA工具 136

5.2 ASIC设计流程 136

5.3.1概述 138

5.3 Cadence工具使用 138

5.3.2 Cadence软件的环境设置 140

5.3.3 Cadence软件的启动方法 144

5.3.4库文件的管理 145

5.3.5文件格式的转化 147

5.4仿真工具Verilog—XL 147

5.4.1 环境设置及仿真工具启动 147

5.4.2 Verilog-XL的使用示例 150

5.5 电路图设计工具Composer 151

5.6电路模拟工具Analog Artist 153

5.7 自动布局布线 155

5.7.1 自动布局布线流程 155

5.7.2 自动布局布线设计 157

5.8版图设计及其验证 157

5.8.1版图编辑器Virtuoso Layout Editor 158

5.8.2版图验证工具Dracula 159

第4部分 仿真实践 162

第6章IBIS模型结构、创建与应用 162

6.1 IBIS标准和资源 162

6.1.1 IBIS标准历史 162

6.1.2 IBIS资源 163

6.1.3 IBIS模型来源 163

6.1.4 IBIS的工具 164

6.2基本IBIS 164

6.2.1 基本IBIS文件结构 164

6.2.2基本IBIS模型 167

6.2.3终端和串联模型 172

6.3.1 IBIS元件生成器 184

6.3.2产生设计的NDD和NNL文件 184

6.3创建IBIS模型 184

6.3.3产生用于设计的IBIS框架文件 185

6.3.4编辑IBIS框架文件 186

6.3.5最终检查 189

6.4 ICX IBIS模型 190

6.4.1 工艺模型 190

6.4.2创建技术模型 192

6.4.3假设终端模型 192

6.4.4驱动最优化模型 194

6.4.5 ICX串联电阻 196

6.5 高级IBIS模型 198

6.5.1 差分模型 198

6.5.2 多级驱动 200

6.5.3 连接器和插座模型 206

6.5.4动态箝位模型 208

6.6创建EBD模型 209

6.6.1 EBD模型结构 209

6.6.2创建EBD模型 212

6.7信号完整性和时序信息 212

6.7.1 在IBIS模型中设置参考电压 212

6.7.2信号完整性和时序电压 215

6.7.3模型的继承 221

6.7.4端口类型的继承 221

6.8封装和连接器模型 222

6.8.1物理配置 223

6.8.2源数据或SPICE模型 223

6.8.3 SPICE模型层级结构 226

6.8.4执行spice2pkg 226

6.8.5 spice2pkg输入文件语法 226

6.8.6举例说明 229

6.9 IBIS模型及其应用 248

6.9.1 IBIS的背景及其发展 248

6.9.2 IBIS模型 249

6.9.3 IBIS模型的建模过程 250

6.9.4 IBIS模型参数及模型示例 250

6.9.5在使用IBIS模型中常遇到的问题和解决方法 256

第5部分 集成电路版图设计 262

第7章Apolloll设计工具 262

7.1 概述 262

7.1.1约定 262

7.1.2使用窗口命令 263

7.1.3使用模式匹配 263

7.2.2 ApolloⅡ工具软件的管理 264

7.2.1 系统所需的操作系统 264

7.2系统设置和安装 264

7.2.3授权文件 265

7.2.4安装目录 265

7.3数据结构 265

7.4开始运行ApolloⅡ 266

7.4.1命令设置 267

7.4.2字符敏感性 268

7.4.3应用窗口 268

7.4.4启动在线帮助 269

7.5单元管理 270

7.6定义设计环境 272

7.7 设计准备 276

7.7.1 准备过程 276

7.7.2Verilog网络列表文件 281

7.7.3VHDL网络列表文件 284

7.7.4操作参考库 286

7.8网表选项设置 291

7.8.1 网表选项（cmCmdExpand） 291

7.8.2网表选项设置 292

第8章版图设计 295

8.1 版图设计 295

8.1.1 打开Apollo中的库（geOpenlib） 295

8.1.2创建顶层单元项目（geCreateCell） 296

8.1.3合并网表（axgBindNetlist） 297

8.1.4创建不在网格中的单元实例（dbCreateCellInst） 297

8.1.5连接电源与地线焊点（aprPGConnect） 298

8.1.6 pad/pin的设置 300

8.2平面布置 304

8.2.1 创建底盘规划 304

8.2.2线性底版规划 308

8.2.3放置块 309

8.2.4布局调整 310

8.2.5支持倒装芯片 313

8.2.6手工移动／转换命令 315

8.2.7创建组和区域 317

8.2.8创建禁止布置区 319

8.2.9创建宏焊点 319

8.2.10将设计信息保存到输出文件中 320

8.3扫描链 321

8.3.1 分离扫描链 322

8.3.2定义和优化扫描链 322

8.3.3 创建扫描链和规定约束 323

8.4线网预布线 323

8.4.1带线预布线 324

8.4.2矩形环预布线 328

8.4.3 自定义导线预布线 331

8.4.4宏单元和压焊盘预布线 335

8.4.5标准单元预布线 338

8.4.6模板预布线 340

8.4.7删除预布线线网 341

8.4.8快速布线（axgStartQuickPrerouter） 341

8.5标准单元的布局 342

8.5.1 设置布局选项（axgPlaceOptions） 342

8.5.2 自动布局 347

8.5.3布局资源管理器 348

8.5.4最优化布局 350

8.5.5设置布局状态 354

8.6总线布线 355

8.6.1 总线布线 356

8.6.2布线向导 359

8.6.3布线选项 361

8.6.4布线网络群（axgRouteGroup） 368

8.6.5全局布线 368

8.6.6进行详细布线 372

8.6.7布线最优化 374

第9章版图仿真、设计规则检查和修改 379

9.1版图修改 379

9.1.1术语 379

9.1.2 ECO能力 379

9.2改变网表后更新版图 380

9.2.1 执行无限制的ECO 381

9.2.2执行“硅”ECO 383

9.3改变版图后更新网表 386

9.4.1 ECO比较和更新网表（auECOByNetCmp） 387

9.4 ECO窗体 387

9.4.2 回顾ECO历史（cmCmdECOHistory） 389

9.4.3清除ECO变换（cmCmdECODump） 390

9.4.4 ECO的布局（axgECOPlace） 391

9.4.5 ECO布线（axgECORouteDesign） 391

9.5 LVS和DRC 393

9.5.1 运行LVS 393

9.5.2运行DRC 395

9.5.3 查看在LVS和DRC检查中发现的错误 397

9.6数据输出 397

9.6.1输出物理设计数据 398

9.6.2逻辑设计数据导出 402

9.6.3导出延时文件 403

9.6.4 DSPF文件 405

1O.1 MyChip Station的安装 408

第10章版图设计实践 408

10.2运行MyChip Station 411

10.3版图编辑器的参数设定 414

10.4版图编辑器LayEd的操作 416

10.5 SPICE网表提取和电气规则检查 426

10.5.1 网表提取和电器规则检查流程 426

10.5.2运行LayNet 427

10.6版图设计验证 428

10.7倒相器电路版图设计 432

10.8倒相器版图设计规则检查（DRC）验证 443

10.9从倒相器版图提取SPICE网表 444

10.10修改倒相器版图 445

英汉名词缩略语对照表 447

参考文献 454

鸣谢 455