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目录 1

第1章　硬件描述语言 1

1.1 什么是硬件描述语言HDL 1

1.2 基本逻辑电路的Verilog-HDL描述 1

1.2.1　“与”门逻辑电路的描述 1

1.2.2　“与非”门逻辑电路的描述 4

1.2.3　“非”门逻辑电路的描述 5

1.2.4　“或”门逻辑电路的描述 6

1.2.5　“或非”门逻辑电路的描述 6

1.2.6　缓冲器逻辑电路的描述 7

1.3　逻辑仿真 7

1.3.1　顶层模块的编写 8

1.3.2　寄存器类型定义 8

1.3.5　输入端口波形的描述 9

1.3.4　底层模块的调用 9

1.3.3　线网类型定义 9

1.3.6　二“与”门逻辑电路的逻辑仿真结果 10

第2章 仿真器的获取、安装及运行 11

2.1 通过网站获取和安装ISE WebPACK ModelSim XE仿真器 11

2.2　一个最简单的仿真实例 16

第3章　组合逻辑电路 22

3.1　数据选择器 22

3.1.1　2-1数据选择器 22

3.1.2　2-1数据选择器的Verilog-HDL描述 23

3.1.3　4-1数据选择器 23

3.1.4　4-1数据选择器的Verilog-HDL描述 24

3.1.5　条件操作符的使用方法 25

3.1.6　数据选择器的行为描述方式 25

3.1.7　case语句的使用方法 26

3.1.8　if＿else语句的使用方法 27

3.1.9　function函数的使用方法 28

3.1.10　用于仿真的顶层模块 28

3.1.11　数据选择器的逻辑仿真结果 29

3.2　数据比较器 30

3.2.1　最简单的数据判断方法 30

3.2.2　2位数据比较器 31

3.2.3　2位数据比较器的Verilog-HDL描述 32

3.2.4　2位数据比较器的逻辑仿真结果 34

3.2.5　数据比较器的数据宽度扩展 34

3.2.6　4位数据比较器的Verilog-HDL描述 36

3.2.7　4位数据比较器的逻辑仿真结果 38

3.3　编码器 38

3.3.1　2位二进制编码器 39

3.3.2 2位二进制编码器的Verilog-HDL描述 39

3.3.3　2位二进制编码器的逻辑仿真结果 40

3.4　译码器 41

3.4.1　BCD码译码器 41

3.4.2　非完全描述的逻辑函数和逻辑表达式的简化 42

3.4.3　BCD码译码器的Verilog-HDL描述 44

3.4.4　BCD码译码器的逻辑仿真结果 45

第4章　触发器 46

4.1　异步RS触发器 46

4.1.1　异步RS触发器的逻辑符号 46

4.1.2　异步RS触发器的Verilog-HDL描述 46

4.1.3　异步RS触发器的逻辑仿真结果 47

4.1.4　always块语句的使用方法 48

4.2　同步RS触发器 48

4.2.1 同步RS触发器的逻辑符号 48

4.2.2　同步RS触发器的Verilog HDL描述 49

4.3.1　异步T触发器的逻辑符号 50

4.3　异步T触发器 50

4.2.3　同步RS触发器的逻辑仿真结果 50

4.3.2　异步T触发器的Verilog-HDL描述 51

4.3.3　异步T触发器的逻辑仿真结果 52

4.4　同步T触发器 52

4.4.1 同步T触发器的逻辑符号 52

4.4.2　同步T触发器的Verilog-HDL描述 53

4.4.3　同步T触发器的逻辑仿真结果 54

4.5　同步D触发器 54

4.5.1　同步D触发器的逻辑符号 54

4.5.2 同步D触发器的Verilog-HDL描述 55

4.5.3 同步D触发器的逻辑仿真结果 56

4.6　带有复位端的同步D触发器 56

4.6.1 带有复位端的同步D触发器的逻辑符号 56

4.6.2　带有复位端的同步D触发器的Verilog-HDL描述 57

4.7.1 同步JK触发器的逻辑符号 58

4.7　同步JK触发器 58

4.6.3 带有复位端的同步D触发器的逻辑仿真结果 58

4.7.2　同步JK触发器的Verilog-HDL描述 59

4.7.3　同步JK触发器的逻辑仿真结果 60

第5章　时序逻辑电路 62

5.1　寄存器 62

5.1.1　寄存器的组成原理 62

5.1.2　寄存器的Verilog-HDL描述 63

5.1.3　寄存器的逻辑仿真结果 63

5.2　移位寄存器 64

5.2.1 串行输入并行输出移位寄存器的组成原理 64

5.2.2　并行输入串行输出移位寄存器的组成原理 65

5.2.3　移位寄存器的Verilog-HDL描述 66

5.2.4　移位寄存器的逻辑仿真结果 68

5.3　计数器 69

5.3.2　四进制非同步计数器 70

5.3.1　二进制非同步计数器 70

5.3.3　下降沿触发型的计数器及2N进制非同步计数器的组成原理 71

5.3.4　非同步计数器的Verilog-HDL描述 72

5.3.5　多层次结构的Verilog-HDL设计 74

5.3.6　非同步计数器的逻辑仿真结果 75

5.3.7　四进制同步计数器 76

5.3.8　四进制同步计数器的Verilog-HDL描述 76

5.3.9　任意进制同步计数器的Verilog-HDL描述 77

5.3.10　同步计数器的逻辑仿真结果 79

第6章 基于Verilog-HDL的硬件电路的实现 81

6.1　硬件系统设计到实现的基本流程 81

6.2　下载电缆的制作 83

6.2.1　Xilinx下载电缆的连接方法 83

6.2.2　下载接口电路的组成 83

6.2.3　制作中需要注意的事项 84

6.3.2　JTAG的信号线及功能 85

6.3　JTAG标准 85

6.3.1　何为JTAG？ 85

6.4　Xilinx公司的CPLD 86

6.4.1　何为CPLD？ 86

6.4.2　XC9500系列 86

6.5　WebPACK Project Navigator的使用方法 88

6.5.1　如何将仿真与硬件联系起来 88

6.5.2 通过网站下载WebPACK Project Navigator 89

6.5.3　WebPACK Project Navigator实例 89

6.5.4　编译结果的报告 100

第7章　硬件开发应具备的条件 102

7.1　贴片元件的手工焊接 102

7.1.1　什么是贴片元件？ 102

7.1.3　如何进行贴片元件的手工焊接？ 103

7.1.2　为什么要采用贴片元件？ 103

7.2　一些常用贴片元件的封装 106

7.2.1 贴片电阻 106

7.2.2　贴片电容 106

7.2.3　贴片三极管 107

7.2.4　贴片集成电阻 109

7.2.5　贴片集成电路 109

7.3　硬件开发应具备的工具和材料 113

7.3.1　必备的工具和材料 113

7.3.2　附加一些更方便工作的工具和材料 116

7.4　硬件开发应具备的仪表仪器 119

7.4.1　必备的仪表仪器 119

7.4.2　附加一些更方便工作的仪表仪器 120

7.5　硬件开发应具备的基本常识 121

8.1.2　CPLD应用单元的硬件电路组成 122

8.1.1　CPLD应用单元的系统设计思路 122

8.1 两个简单的CPLD电路单元 122

第8章　硬件基本单元的设计 122

8.1.3　CPLD应用单元的主要元器件说明与价格表 124

8.1.4　CPLD应用单元的硬件实现 127

8.1.5　CPLD学习单元的系统设计思路 127

8.1.6　CPLD学习单元的硬件电路组成 128

8.1.7　CPLD学习单元的主要元器件说明与价格表 131

8.1.8　CPLD学习单元的硬件实现 133

8.1.9　硬件的测试 133

8.1.10　用组合逻辑测试CPLD应用单元 133

8.1.11 用时序逻辑测试CPLD学习单元 138

8.2　XC95108单元 141

8.2.1 系统设计的思路 141

8.2.2　硬件电路的组成 141

8.2.3　主要元器件说明与价格表 144

8.3.2　硬件电路的组成 145

8.3.1 系统设计的思路 145

8.2.4　XC95108单元的硬件实现 145

8.3　5位段式LCD显示单元 145

8.3.3　主要元器件说明与价格表 148

8.3.4　硬件实现 149

8.4　256点阵LED显示单元 149

8.4.1　系统设计的思路 149

8.4.2　硬件电路的组成 149

8.4.3　主要元器件说明与价格表 151

8.4.4　硬件实现 152

第9章　应用系统的设计与实现 153

9.1 简单的可编程单脉冲发生器 153

9.1.1 由系统功能描述时序关系 153

9.1.2　流程图的设计 154

9.1.3　系统功能描述 154

9.1.4　逻辑框图 155

9.1.5　延时模块的详细描述及仿真 156

9.1.6　功能模块Verilog-HDL描述的模块化方法 159

9.1.7　输入检测模块的详细描述及仿真 160

9.1.8　计数模块的详细描述 163

9.1.9　可编程单脉冲发生器的系统仿真 163

9.1.10　可编程单脉冲发生器的硬件实现 167

9.1.11 关于电路设计中常用的几个有关名词 169

9.2 具有LCD显示单元的可编程单脉冲发生器 174

9.2.1 LCD显示单元的工作原理 174

9.2.2　显示逻辑设计的思路与流程 176

9.2.3　LCD显示单元的硬件实现 179

9.2.4　可编程单脉冲数据的BCD码化 182

9.2.5　task的使用方法 202

9.2.7 二进制数转换BCD码的硬件实现 203

9.2.6　for循环语句的使用方法 203

9.2.8　可编程单脉冲发生器与显示单元的接口 205

9.2.9　具有LCD显示单元的可编程单脉冲发生器的硬件实现 206

9.2.10　编译指令——“文件包含”处理的使用方法 208

9.3　脉冲计数与显示 208

9.3.1 脉冲计数器的工作原理 208

9.3.2 计数模块的设讨与实现 209

9.3.3　parameter的使用方法 211

9.3.4　repeat循环语句的使用方法 212

9.3.5 系统函数＄random的使用方法 212

9.3.6 脉冲计数器的Verilog-HDL描述 213

9.3.7　特定脉冲序列的发生 215

9.3.8　脉冲计数器的硬件实现 219

9.4.1 脉冲频率的测量原理 221

9.4.2　频率计的工作原理 221

9.4　脉冲频率的测量与显示 221

9.4.3　频率测量模块的设计与实现 222

9.4.4　while循环语句的使用方法 227

9.4.5 门控信号发生模块的设计与实现 228

9.4.6　频率计的Verilog-HDL描述 228

9.4.7　频率计的硬件实现 230

9.5 脉冲周期的测量与显示 233

9.5.1 脉冲周期的测量原理 233

9.5.2　周期计的工作原理 233

9.5.3　周期测量模块的设计与实现 234

9.5.4　forever循环语句的使用方法 239

9.5.5　disable禁止语句的使用方法 239

9.5.6　时标信号发生模块的设计与实现 240

9.5.7 周期计的Verilog-HDL描述 240

9.5.8　周期计的硬件实现 242

9.5.9　周期测量模块的设计与实现之二 244

9.5.10　改进型周期计的Verilog-HDL描述 249

9.5.11 改进型周期计的硬件实现 251

9.5.12　两种周期计的对比 252

9.6 脉冲高电平和低电平持续时间的测量与显示 252

9.6.1 脉冲高电平和低电平持续时间测量的工作原理 252

9.6.2　高低电平持续时间测量模块的设计与实现 254

9.6.3 改进型高低电平持续时间测量模块的设计与实现 261

9.6.4 begin声明语句的使用方法 267

9.6.5 initial语句和always语句的使用方法 268

9.6.6 时标信号发生模块的设计与实现 269

9.6.7 脉冲高低电平持续时间测量的Verilog-HDL描述 270

9.6.8　脉冲高低电平持续时间测量的硬件实现 272

9.7　步进电机的控制 275

9.7.1 步进电机驱动的逻辑符号 276

9.7.3　步进电机驱动的逻辑框图 277

9.7.2　步进电机驱动的时序图 277

9.7.4 计数模块的设计和实现 279

9.7.5　译码模块的设计和实现 281

9.7.6 步进电机驱动的Verilog-HDL描述 283

9.7.7　编译指令——宏替换define的使用方法 284

9.7.8　编译指令——时间尺度timescale的使用方法 285

9.7.9 系统任务——＄finish的使用方法 285

9.7.10　步进电机驱动的硬件实现 286

9.8　基于256点阵的汉字显示 287

9.8.1 单个静止汉字显示的设计原理及其仿真实现 287

9.8.2 单个静止汉字显示的硬件实现 293

9.8.3 多个静止汉字显示的设计原理及其硬件实现 295

9.8.4　单个运动汉字显示的设计原理及其硬件实现 300

9.8.5 多个运动汉字显示的设计原理及其硬件实现 309